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16位乘法器
- 自已写的一个16X16的乘法器,速度比较慢。初学者练习练习!-own writing an audio Multiplier, speed is relatively slow. Beginners practice practice!
8位相位相加乘法器
- 8位相 加乘法器,具有高速,占用资源较少的优点-eight multiplier phase together with high-speed, taking up less resources advantages
16位快速乘法器
- VHDL语言实现的16位快速乘法器-VHDL of 16 rapid Multiplier
经典高速乘法器IP
- 乘法器是硬件设计中的很常见也很重要的一个模块,它的VHDL硬件实现很好的解决了软件编程中做乘法速度慢的问题,在实时高速系统应用中或DSP软核或数字信号处理硬件实现算法中,经常能使用到乘法器,所以经典的高速乘法器IP 很有参考价值-Multiplier is a common and important module in hardware designing.Its VHDL addresses the low speed of multiplication in software progra
嵌入式系统试验报告-乘法器-VHDL语言
- 嵌入式系统的乘法器试验报告 包括源代码 用VHDl语言编写-Embedded System multiplier test report including source code language used VHDl
64位乘法器
- 64位乘法器设计
verilog32位浮点数乘法器
- 采用verilog写的32位浮点数乘法器,组合电路,只需要一个时钟周期就可完成运算
5×5乘法器
- 5×5乘法器
移动8位乘法器
- vhdl 乘法器
verilog乘法器设计
- verilog乘法器设计
Multiplier.rar
- 乘法器 所占资源很少 很好的一个乘法器 史书上的一个例子 说得很好啊,Multiplier good share of scarce resources in the history books on a multiplier an example of very good
booth.rar
- 一个基于VerilogHDL语言的16位的booth算法的乘法器及其测试代码,VerilogHDL language based on the 16-bit multiplier of the booth algorithm and test code
add.rar
- 流水线乘法器与加法器 开发环境:Modelsim(verilog hdl),Multiplier and adder pipeline development environment: Modelsim (verilog hdl)
qfq.rar
- 移位相加乘法器设计。附有工程实例及ppt说明。,Add multiplier design shift. Ppt with example and descr iption.
乘法器
- 乘法器的源代码,以及其测试文件,testbench,是word的形式
定点乘法器设计
- 讲解FPGA逻辑设计的乘法器设计方法,优化逻辑资源(Explain the multiplier design method of FPGA logic design and optimize logic resource)
不用IP核设计乘法器
- VerilogHDL语言实现 不用IP核设计乘法器。(VerilogHDL language, do not use IP core design multiplier.)
有符号小数乘法器
- 改进的verilog乘法器,改进了此项乘法,更利于在硬件中的使用(introduce this funcation in this code.)
GF乘法器
- 伽罗华域乘法器设计,包含了两个模块,设计较为简单(Galois field multiplier design, contains two modules, the design is relatively simple)
64位乘法器
- 基于fpga的64位乘法器的实现,基于Verilog(Implementation of 64-bit multiplier based on FPGA)