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搜索资源列表

  1. address_lookup

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  2. 解交织地址产生的matlab代码,通过验证,可放心使用!
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:247.46kb
    • 提供者:骆军
  1. interweave_1

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  2. 用VHDL语言编写的实现交织编码和解交织功能的代码。交织采用按行写入,按列读出的方法实现。主要包括:信源信号产生(20位的m序列),交织器,解交织器。为实现流水线的操作,采用了两个交织器和两个解交织器,当一个写入数据的时候,另一个读出数据。-Implementation using VHDL language features Interleaved Coded deinterleave code. Intertwined with by line write, read out by colu
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:36.37kb
    • 提供者:李修函
  1. 4_31

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  2. 这是一个交织器/解交织器的FPGA实现,虽然交织器的功能简单,但是其实现比较复杂-This is an interleaver/de-interleaver to achieve the FPGA, although the function of interleaver simple, but its more complicated to achieve
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:814.79kb
    • 提供者:谢建伟
  1. deinterleave

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  2. CDMA.1X中,解交织的FPGA实现,程序基于VHDL编写,在XILINX开发板实现。-CDMA.1X, the solution of interwoven FPGA implementation, the program prepared based on VHDL, in the XILINX development board to achieve.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:262.38kb
    • 提供者:蔡蔡
  1. reference

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  2. 自己做IC课程设计的成果,用Verilog语言进行编写的。 主要是基于IEEE802.3的交织和解交织。中间可能有在解交织的时候,信号有一些移位,最初编写的时候自己没有发现,注意用的时候改正下。 还有是一些的实际项目中的代码,很具有参考价值-These are our IC design curriculum outcome, written with Verilog language. It is mainly about the interleave and deinterle
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:652.44kb
    • 提供者:gy
  1. jiaozhijiejiaozhi

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  2. VHDL代码完成行列交织与解交织的功能实现-the realization of interleaver on VHDL language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:8.31kb
    • 提供者:由佳彬
  1. interlace

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  2. 根据MATLAB中的伪随机交织器产生的交织图案初始化到ROM中,从ROM中读取交织图案对输入数据进行交织。同时也可根据解交织图案进行解交织,同样的算法。-In accordance with MATLAB generated pseudo-random interleaver initialization pattern woven into the ROM, read from the ROM interwoven interwoven pattern of input data. Can a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:1.19kb
    • 提供者:源天
  1. 6soft_247MHz_channel

    0下载:
  2. lte上行信道解交织解复用: RTL: ack_addr_gen.vhd ack地址产生 data_addr_gen.vhd 数据地址产生 de_interl_mux_con_ctrl.vhd 控制单元 de_interl_mux_con_top.vhd 顶层 de_interl_mux_con_tt.vhd 测试平台 de_mux_ram.vhd ram deinterl_pack.vhd 变量定义 delay.vhd 延迟 delayb.vhd 延迟
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:195.94kb
    • 提供者:renliang
  1. inverse_mapper

    0下载:
  2. 解交织并把资源映射到调制的星座图上,针对802.11a-De-interleaving and modulation to resources mapped to the constellation diagram for 802.11a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.9kb
    • 提供者:Team
  1. Interleaver_Deinterleaver

    2下载:
  2. 通信中卷积交织/解交织FPGA源程序,采用verilogHDL代码实现,包含测试程序,经过验证。-Communication in the convolutional interleaving/de interleaving FPGA source program, using verilogHDL code to achieve, including test procedures, after verification.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-06-21
    • 文件大小:9kb
    • 提供者:ranbowang
  1. 卷积交织器解交织器设计

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  2. 交织技术通常分为分组交织和卷积交织。分组交织过程是数据先按行写入,再按列读出;解交织过程是数据先按列写入,再按行读出。其特点是结构简单,但数据延时时间长,而且所需的存储器比较大。(Interleaving techniques are usually divided into packet interleaving and convolution interleaving. Packet interleaving process is the first data written by row,
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-18
    • 文件大小:736kb
    • 提供者:一个+
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