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搜索资源列表

  1. baseonFPGA

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  2. 实时电话计费系统是企业、事业单位信息管理的一个重要组成部分。介绍了一种用FPGA 器件实现电话计费系统 的方法, 并给出了设计框图和详细设计过程, 设计采用Verilog_HDL 硬件语言。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:531714
    • 提供者:daifuxin
  1. myprojects

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  2. 同步数字复接的设计及其FPGA实现 在简要介绍同步数字复接基本原理的基础上,采用VHDL语言对同步数字复接各组成模块进行了设计,并在ISE集成环境下进行了设计描述、综合、布局布线及时序仿真,取得了正确的设计结果,同时利用中小容量的FPGA实现了同步数字复接功能。 基群速率数字信号的合成设备和分接设备是电信网络中使用较多的关键设备,在数字程控交换机的用户模块、小灵通基站控制器和集团电话中都需要使用这种同步数字复接设备。近年来,随着需要自建内部通信系统的公司和企业不断增多,同步数字复接设
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2397735
    • 提供者:chenysh
  1. fpga-engineer-interview-highlights

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  2. fpga工程师面试集锦,包含多家企业的面试题目,值得了解。-fpga engineer interview highlights, including a number of enterprises subject of the interview, it is worth understanding.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:107124
    • 提供者:weixin
  1. verilog-code-style-specification

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  2. 企业用verilog代码风格规范 本规范规定了IC设计项目开发过程中VerilogHDL源代码的编写总则、要求及模板文件。-Enterprises with verilog code style guide for the preparation of this specification General IC design project development process VerilogHDL source code, requirements and template files.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2123618
    • 提供者:
  1. UART

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  2. 在DE2开发板上实现串口收发设计,系统时钟频率为50MHz,reset信号低电平有效,输入数据最高位为1时按位取反再输出-Achieve serial transceiver design DE2 board, the system clock frequency of 50MHz, reset active low signal, the input data is the most significant bit is 1. Bitwise re-export Google 翻译(企业版
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1935
    • 提供者:zhangmin
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