CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 资源下载 源码下载 嵌入式/单片机编程 VHDL编程 搜索资源 - 周期图

搜索资源列表

  1. carslight

    0下载:
  2. 输入信号:左转弯传感器LH,右转弯传感器RH和紧急制动或慢行传感器JMH,另外,汽车尾灯主要是给后面行使汽车的司机注意。为了使尾灯的光信号更明显,采用亮灭交替的闪烁信号,其闪烁周期为2秒,即尾灯亮1秒,灭1秒,再亮1秒…。在图9-21中设置了一个1秒时钟的输入信号CP。 输出信号:输出共设两个,左面一个尾灯,右面一个尾灯,既左转弯时指示灯LD和右转弯时指示灯RD。-input signal : LH sensor made a left turn, Peccant RH sens
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2.04kb
    • 提供者:li
  1. divide

    0下载:
  2. 除法器的设计本文所采用的除法原理是:对于八位无符号被除数A,先对A转换成高八位是0低八位是A的数C,在时钟脉冲的每个上升沿C 向左移动一位,最后一位补零,同时判断C的高八位是否大于除数B,如是则C的高八位减去B,同时进行移位操作,将C的第二位置1。否则,继续移位操作。经过八个周期后,所得到的C的高八位为余数,第八位为商。从图(1)可清楚地看出此除法器的工作原理。此除法器主要包括比较器、减法器、移位器、控制器等模块。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.32kb
    • 提供者:lyy
  1. 除法器的设计本文所采用的除法原理

    0下载:
  2. 除法器的设计本文所采用的除法原理是:对于八位无符号被除数A,先对A转换成高八位是0低八位是A的数C,在时钟脉冲的每个上升沿C 向左移动一位,最后一位补零,同时判断C的高八位是否大于除数B,如是则C的高八位减去B,同时进行移位操作,将C的第二位置1。否则,继续移位操作。经过八个周期后,所得到的C的高八位为余数,第八位为商。从图(1)可清楚地看出此除法器的工作原理。此除法器主要包括比较器、减法器、移位器、控制器等模块。-Divider design used in this paper, the p
  3. 所属分类:VHDL编程

    • 发布日期:2017-03-25
    • 文件大小:4.19kb
    • 提供者:老毕
  1. VHDL

    0下载:
  2. PWM控制就是产生一定周期,占空比不同的方波信号,当占空比较大时,电机转速较高,否则电机转速较低。当采用FPGA产生PWM波形时,只需FPGA内部资源就可以实现,数字比较器的一端接设定值输出,另一端接线性递增计数器输出。当线性计数器的计数值小于设定值时输出低电平,当计数器大于设定值时输出高电平,这样就可通过改变设定值,产生占空比不同的方波信号,从而达到控制直流电机转速的目的。 直流电机控制电路主要由2部分组成,如图1所示:  FPGA中PWM脉宽调制信号产生电路; &
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:36.55kb
    • 提供者:袁玉佳
  1. CPUdesign

    0下载:
  2. 计算机组成原理实验多时钟周期CPU设计,包含VHDL代码的设计,实验电路图,实验详细截图。-Computer component experiments designed more CPU clock cycles, including VHDL code design, test circuit, test detailed screenshots.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-30
    • 文件大小:11.85mb
    • 提供者:longfu
  1. debounce_1_Sch

    0下载:
  2. 用QuartusII原理图形式编写的按键消抖程序,分频产生100Hz的按键采样时钟,采样时钟周期为10ms, 按键按下的时间与产生低电平信号的时间相等,按键按下的时间与LED灯亮的时间相等-*Project Name :debounce_Sch *Module Name :debounce_Sch *Target Device :Any Altera FPGA/CPLD Device *Clkin : 50MHz *Desisgner : zhaibin *D
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:395.2kb
    • 提供者:ZB
  1. decoder

    2下载:
  2. 设计遥控器接收解码电路。该电路接收编码后的串行数据,解码输出数据。电路接收到的串行数据的格式为:4位同步码“1010”,4位数据(高位在前),1位奇校验码(对前8位数据校验)。解码电路检测到校验位正确后,输出数据及一个时钟周期的数据有效脉冲。如果校验位错误,则不输出数据,也不输出数据有效脉冲。画出状态转移图,标明各个状态的转移条件和输出-Design of remote control receiving and decoding circuit. The circuit receives th
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:71.2kb
    • 提供者:geng
  1. keyscanverilogCX

    0下载:
  2. 这里有完整的verilog按键消抖程序(经过验证的),有图有真相,本程序是依据特权老师的程序自行改编的,由于按键消抖仿真时间较长,这里是假定16个时钟周期便于仿真。内有详细说明!我在网络上目前只能查找到程序,却找不到仿真程序和解说配套的资料,本文件彻底填补了这一空缺,对于初学者很有帮助!-Here are complete verilog keys away shaking program (proven), picture is truth, this program is based on
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-25
    • 文件大小:8mb
    • 提供者:张明辉
  1. keyscanverilogCX

    0下载:
  2. 这里有完整的verilog按键消抖程序(经过验证的),有图有真相,本程序是依据特权老师的程序自行改编的,由于按键消抖仿真时间较长,这里是假定16个时钟周期便于仿真。内有详细说明!我在网络上目前只能查找到程序,却找不到仿真程序和解说配套的资料,本文件彻底填补了这一空缺,对于初学者很有帮助!
  3. 所属分类:VHDL编程

搜珍网 www.dssz.com