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  1. ssz

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  2. 数字钟,用VHDL写的各个模块,顶层用图形编辑,在实验箱上完全通过-Digital clock, using VHDL written by various modules, top-level graphics editing, in the experimental box completely through
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-12-17
    • 文件大小:251.46kb
    • 提供者:kevin liu
  1. dds_test

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  2. 使用图形编辑法(block模式)编写的全套DDS部分,应用于FPGA,开发环境为QuartusII。形象直观,用户可以直接生成代码另行应用-The use of graphic editing method (block mode) part of the preparation of the full range of DDS used in FPGA, the development environment QuartusII. Visual image, the user can be d
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:3.94mb
    • 提供者:wanghaosen
  1. shiyan3

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  2. 利用文本编辑器和VHDL语言设计一个半加器和或门,将其定义成Symbol图元,在图形编辑器中利用这些Symbol将其设计成一个全加器。下载到CPLD芯片中,接入输入电平信号和输出LED显示器。还有一个4-16译码器的VHDl程序-adder 4-16
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:399.02kb
    • 提供者:何斌
  1. Modelsim--script-usage

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  2. modelsim是Mentor graphics公司推出的HDL代码仿真工具,也是业界最流行的HDL仿真工具之一。支持图形界面操作和脚本操作。常见的图形界面操作相对直观,但是由于重复性操作几率高、处理效率低、工程的非保存性,对于大规模的代码仿真不推荐使用;脚本操作完全可以克服以上的缺点,把常见的命令,比如库文件和RTL加载、仿真、波形显示等命令编辑成.do脚本文件,只需要让Modelsim运行.do文件即可以完成仿真,智能化程度高。本文重点介绍Modelsim常见命令的使用,以及如何使用.do
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:365.59kb
    • 提供者:liangyao
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