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VHDL
- 用VHDL实现数字频率计,1. 时基产生与测频时序控制电路模块2. 待测信号脉冲计数电路模块3.锁存与译码显示控制电路模块4.顶层电路模块.
48_fir
- 本次设计的数字基带成形滤波器参照IS-95标准进行设计，对输入信号进行4倍过采。IS-95标准为：其中通带频率为590Khz，通带的链波大小1.5dB，截止带的频率为740Khz，截止带的衰减量为40dB，传输的数据率为1.2288Mhz，传输的频宽为1.25Mhz。
分频器FENPIN1
- EDA中常用模块VHDL程序，不同时基的计数器由同一个外部是中输入时必备的分频函数。分频器FENPIN1/2/3(50分频=1HZ，25分频=2HZ，10分频=5HZ。稍微改变程序即可实现)-EDA VHDL modules commonly used procedure, the time - with a counter by the external input is required when the sub-frequency functions. Frequency Divider
daima.用VHDL语言设计一个数字秒表
- 用VHDL语言设计一个数字秒表： 1、 秒表的计时范围是0秒~59分59.99秒，显示的最长时间为59分59秒。 2、 计时精度为10MS。 3、 复位开关可以随时使用，按下一次复位开关，计时器清零。 4、 具有开始/停止功能，按一下开关，计时器开始计时，再按一下，停止计时。系统设计分为几大部分，包括控制模块、时基分频模块、计时模块和显示模块等。其中，计时模块有分为六进制和十进制计时器。计时是对标准时钟脉冲计数。计数器由四个十进制计数器和两个六进制计数器构成，其中毫秒位、十毫秒位、秒位和
baseband_verilog.rar
- verilog实现的基带信号编码，整个系统分为六个模块，分别为：时钟模块,待发射模块,卷积模块,扩频模块,极性变换和内插模块,成型滤波器,verilog implementation baseband signal coding, the entire system is divided into six modules, namely: the clock module, to be launched modules, convolution module, spread spectrum m
DSSS-Transmitter
- 北斗定位系统卫星下行信号的基带处理部分——基于FPGA的直接序列扩频发射机的设计与仿真。-Beidou Positioning System satellite downlink of the baseband signal in part- based on direct sequence spread spectrum FPGA Design and Simulation of the transmitter.
is95receiver
- CDMA IS-95 接收机基带处理仿真 对扩频原理学习有所帮助-CDMA IS-95 receiver
myFFT2
- 快速傅里叶变换FFT基2频域的c++代码实现-FFT algorithm
DDC_FPGA
- 基于FPGA的数字下变频器（DDC）的设计,将采样得到的高速率信号变成低速率基带信号，以便进行下一步的信号处理。由NCO、数字混频器、低通滤波器和抽取滤波器四个模块组成。采用自编的加法树乘法器，提高乘法运算效率。-Design based on FPGA digital downconverter (DDC), the high-speed signal will be sampled baseband signal into a low rate for the next step in th
FSK
- FSK（Frequency-shift keying）- 频移键控是利用载波的频率变化来传递数字信息。它是利用基带数字信号离散取值特点去键控载波频率以传递信息的一种数字调制技术。FSK（Frequency-shift keying）是信息传输中使用得较早的一种调制方式-FSK (Frequency-shift keying)- Frequency shift keying is the use of the carrier frequency to transmit digital inform
Transmitter
- 基于hdl的ofdm基带处理器发射机的设计与实现 包括 工作时钟 主控单元 导频插入 长短训练序列生成 data符号调制 循环前缀与加窗处理 IFFT/FFT 信道编码 扰码模块等-Hdl of ofdm transmitter baseband processor based design and implementation including work clock master unit pilot insertion length of the training sequence g
pinlvji2
- verilog语言，quartus下实现频率计，内附原理图以及详细说明。 一共6个.v模块，其中一个是top，其余都是子模块。 测量频率的原理很简单，对一定时间内待测信号的上升沿的个数进行记录即可。 单位khz，四位数码管，小数点可以处于其中任何一位，假设数码管由高到低定义成HEX3，HEX2，HEX1，HEX0，那么当hex0的小数点点亮时，表示xxxx khz，hex1的点亮时，xxx.x khz，依次类推。 为保证精度，当时xxxx khz时，最小分辨率应该是1khz，所以