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double_RAM
- 在modolsim平台下仿真完成了一个双端口RAM的实现，希望有用。
wave_produce_VHDL
- --文件名：mine4.vhd。 --功能：实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波 --A的占空比也是可控的），可以存储任意波形特征数据并能重现该波形，还可完成 --各种波形的线形叠加输出。 --说明： SSS（前三位）和SW信号控制4种常见波形种哪种波形输出。4种波形的频率、 --幅度(基准幅度A)的调节均是通过up、down、set按键和4个BCD码置入器以及一 --个置入档位控制信号（ss）完成的（AMP的调节范围是0~5V，调节
FPGA_USB
- 使用VHDL实现利用USB端口通信的程序，主要完成在FPGA上的通信功能-The use of VHDL implementation procedures for the use of USB port communications, primarily on the completion of the communication function in the FPGA
BoXingFaSheng
- 多功能波形发生器VHDL程序与仿真 功能：实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波 --A的占空比也是可控的），可以存储任意波形特征数据并能重现该波形，还可完成 --各种波形的线形叠加输出。 --说明： SSS（前三位）和SW信号控制4种常见波形种哪种波形输出。4种波形的频率、 --幅度(基准幅度A)的调节均是通过up、down、set按键和4个BCD码置入器以及一 --个置入档位控制信号（ss）完成的（AMP的调节范围是0~5V，调节量
PS2controller
- 基于Verilog语言的PS2控制和显示程序，完成Basys开发板上对PS2端口的控制，和数码管显示-Verilog-based Voice of the PS2 control and display program, complete Basys PS2 port on the development board control, and digital display
a-software-uart
- C8051工作在48Mhz下，完全有能力进行资源的扩展，以实现低成本处理器完成更复杂的任务，文章提出了一种通过单片机普通IO端口完成串口通讯的方法，很好的弥补了通讯端口不足的瓶颈 -C8051 work in 48Mhz, the resource is fully capable of expansion, in order to achieve low-cost processor to complete more complex tasks, the article presents a
exp1
- 带控制端口的加法器，用于完成两个向量的相加。-To the control port of the adder, to complete the two bit vector addition.
exp2
- 无控制端口的加法器，用于完成两个位向量的相加。-No control port of the adder, to complete the two bit vector addition.
exp3
- 带控制端口的乘法器，用于完成两个向量的相乘。-With the control port multiplier, for the completion of the two vector multiplication
exp5
- 本实验要求完成的任务是在时钟信号的作用下，通过输入八位的拨动开关输入不同的数据，改变分频比，使输出端口输出不同频率的时钟信号，达到数控分频的效果。在实验中时，用八个拨动开关做为数据的输入，当八个拨动开关置为一个二进制数时，在输出端口输出对应频率的时钟信号，用户可以用示波器观察输出频率的变化，也可以使输出端口接LED灯来观察频率的变化。在此实验中我们把输出接入LED灯。-This experiment required to complete the task is the role of the
RISC_CPU
- 1. RISC工作每执行一条指令需要八个时钟周期。RISC的复位和启动通过rst控制，rst高电平有效。Rst为低时，第一个fetch到达时CPU开始工作从Rom的000处开始读取指令，前三个周期用于读指令。 在对总线进行读取操作时，第3.5个周期处，存储器或端口地址就输出到地址总线上，第4--6个时钟周期，读信号rd有效，读取数据到总线，逻辑运算。第7个时钟周期，rd无效，第7.5个时钟地址输出PC地址，为下一个指令做好准备 对总线写操作时，在第3.5个时钟周期处，建立写的地址，第
uart_fifo
- 带fifo的串口通信verilog设计，该设计为学习uart所用，完成PC端发送至fpga后fpga原数据返回，支持长字符串。-Serial communication with fifo verilog design, which is used to learn uart complete PC sends data back to the original post fpga fpga, support long strings.
IODELY
- Xilinx IO端口IODELY的使用例程。使用200M作为参考时钟。分别调用两组IODELY完成正向延时和等效逆向延时。-Xilinx IO port IODELY use routines. The use of 200M as a reference clock. Two groups of IODELY positive respectively call completion delay and the equivalent reverse delay.
uart_test
- 收发端都采用2M波特率发送串口数据，通过PIN口直接输入输出串口数据，目的是为了跟外围高速器件完成高速的串口数据的收发，普通USB转串口的都只能支持不到1M的波特率，内部采用乒乓FIFO进行时钟域切换以及缓存(The transmitter and receiver are used 2M baud rate serial data transmission, directly through the PIN port serial input and output data, the purp
28_ad9226_test
- 此程序完成了的双路数据的采集，通过ad模块将模拟数据转化为12位数字信号，并通过串口发送在pc端的串口助手中显示(This program has completed the acquisition of dual data. Through the ad module, the analog data is converted into 12 bit digital signals and is sent to the serial port assistant at the PC side