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  1. alarm

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  2. (1):最基本的时间设定与校准功能; (2):闹钟定时功能,以及闹钟响铃功能; (3):一定条件下可以实现闹钟的时间自动修改功能; (4):当前时间为整点时实现整点报时功能。 (5):定时显示与计时显示可以实现任意切换 -(1): the most basic function of time for setup and calibration (2): clock timing, as well as the ringing alarm clock function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:1.01kb
    • 提供者:xiaodaselang
  1. AUTORING

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  2. 自动打铃系统 附带时钟 定时打铃 整点打铃-Auto-play Ling System
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:480.8kb
    • 提供者:lijing
  1. top_clock

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  2. VerilogHDL编译基本功能具有“秒”、“分”、“时”计时功能,小时按24小时制计时。具有校时功能,能对“分”和“小时”进行调整。扩展功能 仿广播电台正点报时。在59分51秒、53秒、55秒、57秒发出低音512Hz信号,在59分59秒时发出一次高音1024Hz信号,音响持续1秒钟,在1024Hz音响结束时刻为整点。 定时控制,其时间自定; 可任意设定时间的闹钟 自动报整点小时数 小时显示:可切换12小时/24小时显示-VerilogHDL compile the ba
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.43kb
    • 提供者:朱晨阳
  1. clock_VHDL_and_sin_DDS

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  2. 设计一个时钟,能设置两个时间,到这两个时间能够控制自动响铃30秒。时间调整和定时的设置使用两个按钮实现。-design a clock which can set time by V HDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:704.76kb
    • 提供者:马路
  1. vcc

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  2. 用verilog设计一个8位可自动重载的定时器-An 8-bit auto-reload timer designed with verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:12.4kb
    • 提供者:熊思勇
  1. sgmii_latest[1].tar

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  2. 这个工程应用于千兆网传输的物理代码子层,同时也用于SGMII接口。两者不同之处是自动协商时链接定时器和控制信息。-This core implements Physical Coding Sublayer of 1000BaseX transmission (IEEE 802.3 Clause36 and 37). This core can also be used for SGMII interface as this interface leverages 1000BaseX PCS.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-09
    • 文件大小:15.8mb
    • 提供者:hejun
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