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  1. multiplier

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  2. 8*8乘法器及其测试:采用booth编码的乘法器:1. ultipler_quick_add_4 即4位的并行全加器,在这里主要起了两个作用:第一个是在求部分积单元时,当编码为3x时用来输出部分积;另外一个是在将部分积加起来时,求3到6位时所用到。 2. ultiplier_quick_add_5 即5位的并行全加器,这里用来分别计算积的7到11位和12到16位。 3. ultiplier_unit_4 这个模块是用来实现部分积的,每一个模块实现一个部分积的4位,因此一个部分
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:9989
    • 提供者:chenyi
  1. VLSI

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  2. CRC并行16位计算,十分强大,十分好用-CRC parallel 16-bit computing, is very powerful, very easy to use
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1518704
    • 提供者:zh
  1. DDS-program

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  2. DDS芯片中主要包括频率控制寄存器、高速相位累加器和正弦计算器三个部分(如Q2220)。频率控制寄存器可以串行或并行的方式装载并寄存用户输入的频率控制码;而相位累加器根据 dds 频率控制码在每个时钟周期内进行相位累加,得到一个相位值;正弦计算器则对该相位值计算数字化正弦波幅度(芯片一般通过查表得到)。DDS芯片输出的一般是数字化的正弦波,因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。-The chips mainly includes DDS frequen
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:24819
    • 提供者:林春权
  1. CRC-Parallel-Computation

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  2. 用软件实现CRC校验码计算很难满足高速数据通信的要求, 基于硬件的实现方法中, 有串行经典算法LFSR,电路以及由软件算法推导出来的其它各种并行计算方法。以经典的LFSR,电路为基础, 研究了按字节并行计算CRC校验码的原理.-Implemented in software CRC checksum calculation is difficult to meet the requirements of high-speed data communications, hardware-based
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:205611
    • 提供者:Geer
  1. The-FPGA-high-speed-data-acquisition

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  2. 摘要:介绍了现场可编程门阵列FPGA(Field Programmable Gate Array)器件XCS30的主要特点、技 术参数、内部结构和工作原理,I}述了其在电力系统高速数据采集系统中的应用实例。电力数据采 集装置—馈线终端单元(FTU)需要监测多条线路的电压和电流,实时性要求高,充分利用FPGA 的并行处理能力,对输入信号实行同时采样、分时进行A/D转换,通过在FPGA片上构建的DRAM 进行数据的快速传输。FPGA在系统中承担了较多的实时任务,使DSP芯片TMS32
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:87801
    • 提供者:刘恒
  1. FPGA_Divider

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  2. FPGA实现除法器的功能,并行逻辑计算,输出结果为商和余数。适用于FPGA内部无IP核等的低端FPGA器件上。-Function of Divider based on FPGA logic,output result includes the quotient and remainder. This function is applied to the low-end FPGA devices
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-22
    • 文件大小:1678
    • 提供者:王文华
  1. FPGA_CRC

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  2. 用Quartus II 13.0 (32-bit)实现并行计算8位数据宽度的CRC16-CCITT循环冗余码,verilog HDL源代码,并有本人手工计算的原理。本程序已经过ModelSim-Altera模拟,仿真波形文件都在本文件内。-Calculated using the Quartus II 13.0 (32-bit) parallel 8-bit data width CRC16-CCITT cyclic redundancy code, verilog HDL source cod
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1191895
    • 提供者:yuantielei
  1. fft

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  2. 实现功能:基8实现64点FFT处理器(进行两次8点FFT计算,采用基8进行64点) 详细说明:硬件结构包括六部分,分别为输入模块、8点FFT模块、乘法模块、顺序调整模块、输出模块和总控制模块。 其中,输入模块的主要功能是将串行输入的64个数据进行分类,分成8批次,每次8个输入到8点FFT模块中进行计算。 8点FFT模块:FFT是DFT的快速算法,当点数较大时,可以较大的减少DFT的运算量。常用的FFT算法主要有两种,分别为按时间抽选的FFT算法(DIT-FFT)和按频率抽选的FFT算
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:33072
    • 提供者:李圣华
  1. multier

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  2. 流水线高速并行乘法器,流水线设计,并行加法计算-High-speed parallel pipelined multiplier
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1159
    • 提供者:罗昕颉
  1. Altera+OpenCL

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  2. Altera的OpenCL主要面向信号处理类应用的客户,是用C语言开发FPGA的利器,开放计算语言(OpenCL)联盟著名的公司有FPGA巨头Altera、两大显卡GPU巨头AMD、英伟达、CPU巨头Intel、软件和服务器巨头IBM以及全世界最大的公司Apple(苹果)等等。不过AMD和英伟达是用GPU实现的OpenCL并行运算,Altera是用FPGA实现并行运算。(Altera's OpenCL is mainly a client for signal processing applic
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2019-04-02
    • 文件大小:467968
    • 提供者:CrazyICer
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