三路智力竞赛抢答器，利用VHDL设计抢答器的各个模块，并使用EDA 工具对各模块进行仿真验证。智力竞赛抢答器的设计分为四个模块：鉴别锁存模块；答题计时模块；抢答计分模块以及扫描显示模块。把各个模块整合后，通过电路的输入输出对应关系连接起来。设计成一个有如下功能的抢答器： （1）具有第一抢答信号的鉴别锁存功能。在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，数码管显示出抢答者的组别。同时电路处于自锁状态，使其他组的抢答器按钮不起作用。 （2）具有计分功能。在初始状态时，主持

采用QUARTUS II 7.2 (32-BIT)工具实现的两位7段数码管动态扫描显示的VHDL程序。硬件电路采用8位拨位开关控制，高四位控制左数码管，第四位控制右数码管。芯片采用EP1C6T144FPGA器件。-By QUARTUS II 7.2 (32-BIT) tools to achieve the two 7-segment digital tube dynamic scan showed the VHDL program. 8-bit hardware with dial-bit s

驱动四位共阴极数码管数字显示的电路如图所示。该电路采用动态扫描显示技术，当扫描信号的频率大于50Hz时，可显示稳定的四位数码。试采用FPGA器件设计该电路。写出每个模块的VHDL程序；并在相应的EDA仿真工具上进行仿真。-Drive four common cathode LED digital display circuit as shown. This circuit uses dynamic scanning display technology, when the scan signal