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搜索资源列表

  1. ps2

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  2. PS/2通讯协议是一种双向同步串行通讯协议。通讯的两端通过Clock(时钟脚)同步,并通过Data(数据脚)交换数据。任何一方如果想抑制另外一方通讯时,只需要把Clock(时钟脚)拉到低电平。一般两设备间传输数据的最大时钟频率是33kHz,大多数PS/2设备工作在10~20kHz。推荐值在15kHz左右,也就是说,Clock(时钟脚)高、低电平的持续时间都为40μs。每一数据帧包含11~12个位。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:910byte
    • 提供者:程银洲
  1. cotas

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  2. Costas环是用来解调双边带抑制载波信号的,也是二相或四相移相键控信号解调的专用环路-Costas loop is used to double sideband suppressed carrier signal demodulation, and also two-phase or four phase shift keying signal demodulation of the special loop
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:2.93kb
    • 提供者:陈华
  1. ocs-dpsk

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  2. 利用目前最顶级光通信仿真软件VPI平台,此程序可以仿真实现在光载射频系统中的抑制载波差分相移调制(OCS-DPSK)调制格式-Optical communications using the most top VPI simulation software platform, this program can be simulated to achieve the optical carrier suppressed-carrier RF systems in the differential
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:4.83kb
    • 提供者:
  1. IIR

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  2. 气象雷达回波信号中杂波抑制的IIR算法(FPGA是实现的)-Weather radar echo signal of the IIR clutter suppression algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:521.73kb
    • 提供者:朱艳萍
  1. qdq_ise9migration

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  2. 六人抢答器是旨在模仿答题抢答过程中选手抢答,答题倒计时,主持人控制以及数字清零等步骤。原则上算作是模拟仿真类动手实验,设计难点有筛选抢中的选手,抑制有选手违规抢答,主持人控制答题以及抢答时间,强中或者答题时间到的报警时间,以及在大屏幕上显示时钟倒计时以及抢中的选手编号并且对LED灯进行复位。-Six Responder is designed to mimic the answer in the answer in the answer in the process of players,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3.09mb
    • 提供者:冯冬冬
  1. lpf

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  2. 利用altera的IP核构建的并行数字滤波器,实现100kHZ低通,带外抑制40dB-Altera use IP cores constructed parallel digital filters achieve 100kHZ low pass, band rejection of 40dB
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-31
    • 文件大小:13.03mb
    • 提供者:周正坤
  1. Audio_whistle_suppressor

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  2. 探讨了一种数字移频法啸叫检测与抑制音频功率放大实验测试系统设计方案,用来实现带啸叫检测与抑制音频功率放大.系统以 FPGA 为控制核心(This paper has designed a testing system for an audio power amplifier with howling detection and suppression which is used to achieve howling detection and suppression audio power am
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-02
    • 文件大小:19.55mb
    • 提供者:Justin小强子
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