搜索资源列表
first4
- 4人抢答器的硬件描述语言设计，可以下载测试与仿真，通过EDA开发系统进行调试-four Responder hardware descr iption language design, test and can be downloaded simulation, EDA through the development of system debugging
bbb
- 基于VHDL的数字竞赛抢答器的设计及其仿真-Based on the figure competition Answer VHDL Design and Simulation
qda
- 三路智力竞赛抢答器，利用VHDL设计抢答器的各个模块，并使用EDA 工具对各模块进行仿真验证。智力竞赛抢答器的设计分为四个模块：鉴别锁存模块；答题计时模块；抢答计分模块以及扫描显示模块。把各个模块整合后，通过电路的输入输出对应关系连接起来。设计成一个有如下功能的抢答器： （1）具有第一抢答信号的鉴别锁存功能。在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，数码管显示出抢答者的组别。同时电路处于自锁状态，使其他组的抢答器按钮不起作用。 （2）具有计分功能。在初始状态时，主持
design_and_analysis_of_the_Intelligence_Responder.
- 智力抢答器设计与vhdl代码实现 系统仿真/硬件验证 -design_and_analysis_of_the_Intelligence
qiangdaqi
- 四人抢答器，已通过编译，仿真，包括抢答识别、计分、计时、数字显示等功能。-Four Responder, has passed the compilation, simulation, including the answer in his identification, scoring, timing and digital display.
qiangdaqi
- 七人抢答器 可做课程设计 能仿真 一人抢完其他人锁定-qiren qiangdaqi ke fangzhen
vhdl
- 抢答器的vhdl设计 设计任务： （1）设计一个可容纳4组参赛的数字式抢答器，每组设一个按钮，供抢答使用。 （2）抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。 （3）设置一个主持人“复位”按钮。 （4）主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，由指示灯显示抢答组的编号，同时扬声器发出2~3秒的音响。 扩展功能： （5）设置一个计分电路，每组开始预制100分，由主持人计分，答对一次加10分，答错一次减10分。 计要求： （1
qiangdq
- 用vhdl编写的抢答器程序，用FPGA来实现仿真、应用。适合于初学者-Responder using vhdl written procedures to implement using FPGA simulation applications. Is suitable for beginners
qiangdaqi
- 六路数字式抢答器的主要仿真程序，容纳6组参赛的数字式抢答器，当第一个人按下抢答按钮时，其他组的按钮不起作用。当主持人按下“复位”按钮，所有组的按键才可用。-Six Road, a major digital answering device simulation program, up to 6 groups participating in the digital answering device, when the first one to answer in the button pres
MIMASUO
- 伴随着集成电路(IC)技术的发展,EDA技术已经成为现代电子设计的发展趋势，并在各大公司、企事业单位和科研教学部门广泛使用。VHDL是一种全方位的硬件描述语言，几乎覆盖了以往各种硬件描述语言的功能，整个自顶向下或自底向上的电路设计过程都可以用VHDL来完成。本文阐述了EDA的概念和发展、VHDL语言的优点和语法结构并分析讲解了智能抢答器的各模块的功能要求、基本原理以及实现方法。本系统的设计就是采用VHDL硬件描述语言编程，基于Quartus II平台进行编译和仿真来实现的，其采用的模块化、逐步细
vhdlfourqiangda
- vhdl编写的四人抢答器编译后的完整的文件 有波形仿真等-vhdl Responder prepared four documents compiled a complete simulation of such a waveform
Intelligence-contest-for-vies
- 智能竞赛抢答器的FPGA实现，包括设计要求，设计思路，设计源代码，设计仿真结果。-Responder Smart contest the FPGA implementation, including design requirements, design ideas, design source code, design and simulation results.
res
- 基于FPGA的六路抢答器的设计，是我毕业设计中的一部分内容，花了很长时间编写的，通过的仿真和实验调试，希望大家喜欢，一起交流，一起进步-FPGA-based design of six-way Responder is my part in the graduation, took a long time writing, through the simulation and experimental testing, hope you like it, with the exchange, t
Responder-control-system-design
- 基于VHDL 语言的8 路抢答器控制系统设计，8 路抢答器控制系统； EDA； CPLD； VHDL； 仿真-8 Based on VHDL language Responder control system design, control system 8 Responder EDA CPLD VHDL Simulation
counter10
- 基于VHDL语言的十进制计数器设计，8 路抢答器控制系统； EDA； CPLD； VHDL； 仿真-VHDL language based on the decimal counter design, 8-way Responder control system EDA CPLD VHDL Simulation
qiangdaqi
- 基于VHDL与FPGA的四路抢答器的设计与仿真。主要模块：抢答、竞争冒险、抢答倒计时、加分减分、超时蜂鸣、按键消抖、答题记时等模块-VHDL and FPGA-based four-way Responder Design and Simulation. Main modules: Responder, competition and adventure, answer in the countdown, plus minus points, overtime buzzer, key debou
qiangdaqi
- 已VHDL语言实现人抢答器，有抢答计时，答题计时，超时报警功能，通过仿真-VHDL language has been one answer device, there is answer in time, answer time, time-out alarm function, the simulation
qdq_ise9migration
- 六人抢答器是旨在模仿答题抢答过程中选手抢答，答题倒计时，主持人控制以及数字清零等步骤。原则上算作是模拟仿真类动手实验，设计难点有筛选抢中的选手，抑制有选手违规抢答，主持人控制答题以及抢答时间，强中或者答题时间到的报警时间，以及在大屏幕上显示时钟倒计时以及抢中的选手编号并且对LED灯进行复位。-Six Responder is designed to mimic the answer in the answer in the answer in the process of players,
4_channels_-Responder
- 基于Verilog HDL语言的四路抢答器，仿真过，程序能正常运行-Four Responder based on Verilog HDL language，it has been tested and can normally run.
lab2
- 基于FPGA的智力抢答器，基于Xilinx器件，包含主程序、仿真代码。(Intelligent answering machine based on FPGA)