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Digital_Camera
- 用FPGA来实现摄像头的捕捉和采集，可以参考
transfer_1
- EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位，次序遵循1位起始位、8位数据位（假定数据位为8位）、1位校验位（可选）、1位停止位。 UART 接收器 --- 串行数据帧和接收时钟是异步的，发送来的数据由逻辑1 变为逻辑0 可以视为一个数据帧的开始。接收器先要捕捉起始位，确定rxd 输入由1 到0，逻辑0 要8 个CLK16 时钟周期，才是
AVR-program
- ATmega 16的各种代码含 AD转换 AT24C02的I2C DS1302 EEPROM读写 PWMO控制LED 按键 定时器0的快速PWM 定时器0的相位修正PWM 定时器0的溢出 定时器1的捕捉 异步串口UART 同步SPI-ATmega 16 a variety of code containing AD converter AT24C02 I2C DS1302 EEPROM read and write PWMO
vidicon
- VHDL语言实现摄像头的捕捉和采集,通过仿真验证，很好哈-vidicon s catch and collection in VHDL
the-capture-of-the-camera
- 用FPGA来实现摄像头的捕捉和采集，源代码-FPGA to implement the capture and collection of the camera
frame_cap
- GPON中下行帧捕捉模块的verilog程序，在quartuaII上已经验证过，需要的可以拿去参考下-GPON downstream frame capture verilog program has already been verified in quartua can take to refer to the following
msp430x41x
- 低电源电压范围为1.8 V至3.6 V 超低功耗： - 主动模式：280μA，在1 MHz，2.2伏 - 待机模式：1.1μA - 关闭模式（RAM保持）：0.1μA 五省电模式 欠待机模式唤醒 超过6微秒 16位RISC架构， 125 ns指令周期时间 12位A/ D转换器具有内部 参考，采样和保持，并 AutoScan功能 16位Timer_B随着三† 或七‡ 捕捉/比较随着阴影寄存器 具有三个16位定时
DE2_115_CAMERA
- 实现DE2_115开发板上配套的500万像素cmos摄像头捕捉到的画面显示在VGA上-DE2_115 development board supporting 5,000,000 pixels cmos camera to capture the screen display in VGA
searcger
- 序列捕捉器设计，捕捉11010110序列，在捕捉到每个序列后产生一个１时钟周期的标记信号 对捕捉到的序列个数进行计数并输出-failed to translate
cam_cap_fpga
- 包含上位机源代码，电路板的FPGA源码，实现摄像头的捕捉和采集-PC contains the source code, circuit board FPGA source code, achieving camera capture and collection
sdram_ov7670_rgb_lcd_800480
- 这个是驱动摄像头OV7670，捕捉后显示于LCD，verilog 语言，非常有参考价值-verilog for ov7670 and lcd
source
- 完成cmos摄像头对图像的捕捉，然后进行拼接通过USB进行传输。-complete picture capture
25_ov7670_lcd
- verilog ov7670 捕捉和显示-Verilog ov7670 capture display
random_check
- 随机码流中的报文捕捉器，Verilog编写，本报文捕捉器用于记录报文中数字信号“1”的个数。当报文捕捉器检测到随机码流中出现“1101”的序列后，确认为报头，并开始对后续正式报文中的“1”进行计数，针对AX516系统开发板(A message trap in a random stream, written by Verilog, is used to record the number of "1" in a message. When the packet capture