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搜索资源列表

  1. tclk

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  2. ALARM=1时蜂鸣器叫。 --第50秒时开始叫,连续叫10秒,前9秒为低音,最后1秒为高音。 --高音为500HZ,低音为250HZ。 --按住MS1(ML1灯灭)时自动加,按调分键MS2(ML2灯灭)分自动加。 --6个共阴LED数码管分别显示时/分/秒,6个LED数码管动态扫描显示。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1653
    • 提供者:郝保峰
  1. alarm

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  2. 1.6个数码管动态扫描显示驱动 2.按键模式选择(时\\分\\秒)与调整控制 3.用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、动态扫描显示驱动模块、顶层模块。要求有闹钟定闹功能,时、分定闹即可,无需时、分、秒定闹。要求使用实验箱左下角的6个动态数码管(DS6 A~DS1A)显示时、分、秒;要求模式按键和调整按键信号都取自经过防抖处理后的按键跳线插孔。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:622072
    • 提供者:xulina
  1. dled.rar

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  2. VHDL语言,动态数码管扫描显示。包含分频程序和扫描键盘程序。,VHDL language, dynamic digital tube display scan. Frequency Division contains the procedures and procedures for scanning the keyboard.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:216021
    • 提供者:赵文
  1. xq_Test7

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  2. VHDL语言编写一个BCD计数器并在七段显示数码管上显示的程序,实现了动态扫描,而且很好用-VHDL language a BCD counter and in the seven-segment display digital tube display process to achieve a dynamic scanning, and it just works
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:144040
    • 提供者:夏强
  1. VEDA7LED

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  2. 采用QUARTUS II 7.2 (32-BIT)工具实现的两位7段数码管动态扫描显示的VHDL程序。硬件电路采用8位拨位开关控制,高四位控制左数码管,第四位控制右数码管。芯片采用EP1C6T144FPGA器件。-By QUARTUS II 7.2 (32-BIT) tools to achieve the two 7-segment digital tube dynamic scan showed the VHDL program. 8-bit hardware with dial-bit s
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:445843
    • 提供者:yljhs
  1. seg71

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  2. 7段数码管测试实验1:以动态扫描方式在8位数码管“同时”显示0--7 实验的目的是向用户介绍多个数码管动态显示的方法。 动态显示的方法是,按一定的频率轮流向各个数码管的COM端送出低电平,同时送出对应的数据给各段。-7-segment test experiment 1: 8-bit dynamic digital scanning mode in the pipe " while" display 0- 7 experiment is introduced to th
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:801
    • 提供者:zhangqiang
  1. seg71

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  2. 7段数码管测试实验1:以动态扫描方式在8位数码管“同时”显示0--7 实验的目的是向用户介绍多个数码管动态显示的方法。 动态显示的方法是,按一定的频率轮流向各个数码管的COM端送出低电平,同时送出对应的数据给各段。-7-segment test experiment 1: 8-bit dynamic digital scanning mode in the pipe " while" display 0- 7 experiment is introduced to th
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:802
    • 提供者:riversky
  1. VHDL-3BCD

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  2. 3位BCD码的计数显示电路。BCD码计数电路从0计到9然后返回到0从新计数。3位BCD码计数器可以实现从0到999的十进制计数。要将计数过程用七段显示LED数码管显示出来,这里采用动态分时总线切换电路对数码管进行扫描,对数码管依次分时选中进行输出计数的个、十、百位的数据。-3 BCD code count display circuit. BCD code counting circuit count from 0 to 9 and then back to 0 from the new cou
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:55898
    • 提供者:will li
  1. seg71

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  2. 7段数码管测试实验1:以动态扫描方式在8位数码管“同时”显示0--7 实验的目的是向用户介绍多个数码管动态显示的方法。 动态显示的方法是,按一定的频率轮流向各个数码管的COM端送出低电平,同时送出对应的数据给各段。-7-segment test experiment 1: a dynamic scan mode in the 8-bit digital control, " while" display 0- 7 experiment was designed to i
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:142647
    • 提供者:孔小妹
  1. matrixKeyboard_seg7

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  2. 基于Verilog实现的矩阵键盘扫描和数码管动态显示-Verilog-based implementation of matrix keyboard scanning and LED dynamic display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:100525
    • 提供者:许地
  1. shumaguandongtai-shaomiao

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  2. 数码管动态扫描显示FPGA程序设计,含有译码功能,-FPGA dynamic scanning display digital programming, with decoding function,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:21707
    • 提供者:邓欢
  1. jiaotongdeng

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  2. 显示模块包括数码管动态扫描电路和译码显示电路,动态扫描电路用于选择需要显示的数码管,译码显示电路用于将输入的二进制信息转换为数码管显示编码。显示模块中使用四个数码管显示倒计数值,两个用于显示东西方向倒计时值,两个用于显示南北方向倒计时值,使用四组红、黄、绿发光二极管显示通行、进行和转弯。由于没有转弯控制信号灯,所以使用红灯、绿灯亮黄灯闪烁作为转弯的指示信号。-The display module includes a dynamic scanning circuit and decoding o
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:662
    • 提供者:常东东
  1. shumaguandongtaixianshi

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  2. 实现开发板上8 个数码管动态显示0~7。通过这个实验,掌握采用Verilog HDL 语言编程实现7 段数码管显示译码器以及数码管动态扫描显示的方法。-Development board 8 digital tube dynamic display from 0 to 7. Through this experiment, master the 7-segment LED display decoder and digital tube dynamic scan display method
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-21
    • 文件大小:459248
    • 提供者:王恒
  1. shumaguandongtai

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  2. VHDL的动态扫描显示六个数码管,包含分频代码产生25kHz的扫描信号作为时钟。-VHDL dynamic scanning display six digital tube contains 25kHz scanning signal is generated as a clock divider code.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-01
    • 文件大小:564217
    • 提供者:DW
  1. Digital-tube-display-module

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  2. 通过控制模块送来的数据对数码管进行动态扫描显示-Through the control module of the data sent to digital tube dynamic scanning display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-15
    • 文件大小:872
    • 提供者:林伟
  1. myled4

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  2. VHDL程序 动态显示四位七段数码管 通过扫描的方式进行VHDL编程-VHDL program segment digital tube dynamic display four way by scanning VHDL programming
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-20
    • 文件大小:229589
    • 提供者:韩青
  1. saomiao

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  2. 基于vhdl语言的数码管动态扫描显示程序代码,同时加有数码管闪烁,超欠量程的led灯显示报警附加动能-Vhdl language-based digital control of dynamic scanning display program code, while adding a digital tube flashes, over and under range of led lights display alarm additional kinetic energy
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:1011
    • 提供者:郭悦
  1. LED_SCAN1

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  2. FPGA 四位数码管的动态显示-数码管动态扫描模块-Dynamic FPGA four digital tube display- digital dynamic scanning module
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:133040
    • 提供者:李潇
  1. 8个数码管显示数码管动态扫描显示

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  2. 共阳极数码管显示1,2,3,4,5,6,7,8。FPGA可直接编译。
  3. 所属分类:VHDL编程

  1. SMG

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  2. 实现将BCD码动态扫描显示在数码管上--verilog(The realization of dynamic scanning BCD code displayed on the digital tube --verilog)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-04
    • 文件大小:3072
    • 提供者:Yukioooo
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