搜索资源列表
数字锁相环设计源程序
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input freque
数字锁相环
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input frequency (receive data), Fo (Q5) is the local output frequency.
fifo_32_4321.rar
- 用verilog写的输出数据宽度可变的FIFO,输入数据为32-bit，输出数据可以配置为4-1任意bit。有设计文件和testbench,Use verilog to write a variable width of the output data FIFO, input data for the 32-bit, output data can be configured as 4-1 arbitrary bit. There are design files and testbench
rel_08_done
- 修改自OpenCores的黑白棋游戏代码。采用VGA输出显示，PS2键盘（W、A、S、D、回车）输入控制，实现AI，LED灯指示是否游戏结束，VGA显示频率25MHz，系统频率50MHz，经过Cyclone IV芯片EP4CE115F29C7N的板级调试，实现全部功能，文件夹下有rtl源代码，管脚定义pin文件，和可以直接进行JTAG烧写和E2PROM烧写的pof和sof文件，-Modified from OpenCores Othello game code. Using the VGA ou
PLL
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上； 顶层文件是PLL.GDF-Digital phase-locked loop PLL is the design source code, which, Fi is the input frequency (receive data), Fo (Q5) is
FPGArealiztionofdigitalsignalprocessing
- 数字信号处理FPGA实现 实用程序和文件,有sine.exe ---输入宽度。输出对应的正弦波表 mif文件 csd.exe --- 寻找整数和分数的标准有符号数字量（canonical signed digit ，CSD）表达式程序 fpinv.exe --- 倒数计算浮点数表的程序 dagen.exe ---分布式算法文件生成HDL" onclick="tagshow(event)" class="t_tag">VHD
daima
- 用VHDL语言设计一个8位加法器： 在八位加法器代码一中：加法器是由两个4位二进制加法器U1和U2组成的8位加法器逻辑电路，其中U1用来装载8位加法器中两个加数的低4位，而U2则用来装载高4位。在设计4位加法器时，定义输入信号量CIN、A、B以及输出信号量S、Cout。定义信号量SINT/AA/BB，将加数A和0并置后赋给AA，加数B和0并置后赋给BB，形成5位二进制数，这是为在做加法时发生溢出所做的处理，然后将加数AA与BB以及进位Cin相加赋给SINT，并将SINT的低4位赋给加数和S输
CRC
- CRC循环校验码的生成。文件里是（40，32）的校验码生成电路，采用串行输入、串行输出的方式。-CRC checksum generation cycle. File is (40,32) of the check code generation circuit, the use of serial input, serial output mode.
VGA
- vhdl实现VGA接口显示四种图案：横彩条、竖彩条、棋盘格、白屏。文件包含四个模块：clk_div2——二分频（输入50Mhz输出25Mhz）、makecolor产生彩条信号、vgasyn产生行同步hs和列同步vs、行计数器hadddr、列计数器vaddr，vga_main主程序连接前三个模块。-vhdl implementation VGA interface displays four patterns: horizontal color bar, vertical color bars,
EDA-fenpinqi
- EDA多级分频器图形设计，频器输入频率为10 MHz,输出频率为1 Hz。分频器顶层图形文件设计、例化模块图形文件设计。 -Multi-level divider graphic design, frequency input frequency of 10 MHz, the output frequency of 1 Hz. Divider top-level design of graphics files, for example, graphics files of the modu
test_codectst_ver3
- 基于Verilog-HDL语言 对于AK4551语音芯片描述，实现串行数据输入和串行输出， 以及测试文件-Descr iption for Stereo Codec AK4551. Implement inputing serial data and outputing serial data. The test module is also included.
FPGA-based-multi-Divider
- 分频器是指使输出信号频率为输入信号频率1/N的电子电路,N是分频系数。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。 本文当中，在分析研究和总结了分频技术的发展趋势的基础上，以实用、可靠、经济等设计原则为目标，介绍了基于FPGA的多种分频器的设计思路和实现方法。本设计采用EDA技术，以硬件描述语言VHDL为系统逻辑描述手段设计文件，在QuartusⅡ工具软件环境下
plot_f1
- 此程序的功能是对Quartus II软件仿真完成之后，导出的.tbl文件进行matlab画图，画出其时域图和频域图。其中待处理的.tbl文件，我将其进行人工处理，手动删除了无用信息，只剩余时间点、输入信号和输出信号。-The function of this program after the completion of the Quartus II software simulation, export tbl file matlab drawing, draw a diagram of th
OV7670_Verilog
- 硬件方式初始化OV7670代码，使用Verilog，I2C_Controller.v为底层SCCB 驱动文件； I2C_CCD_Config.v为初始化参数在此文件中配置；cmos_top.v为硬件读取OV7670输出时序； 另外需要给OV7670 输入XCLK时钟， 可以是 50MHZ-Hardware initialized OV7670 code using Verilog I2C_Controller.v the underlying the SCCB driver fil
my-scaler
- 图像缩放源代码，该代码支持输入bmp文件格式，输出bmp格式。-Image scaling source code, which support the input bmp file format, the output bmp format.
chapter4_fsk_2
- 2FSK调制模块，包括了仿真文件.当输入为1时，输出载波1，当输入为0时，输出载波2-2FSK modulation module, including a simulation file when input is 1, the output carrier 1, when the input is 0, the output carrier 2
helu
- 多路逻辑信号-数字信号转换器。可根据此文件修改输入输出口数量。- Multiplexing logic signal- digital signal converter. The number of input and output ports can be modified according to this document.
chunanganqi51
- 本文件很好的诠释了如何用61单片机实现对dht11的温湿度数据输入输出的控制，简单易懂，简洁明了。-This document is a good interpretation of temperature and humidity control how data input and output with 61 microcontroller dht11, and easy to understand, clear and concise.
counter
- 一个100MHZ的时钟信号经过分频器得到1HZ信号，然后输入到三位计数器中，计数器的输出在相应的FPGA上的LED灯上展示。该程序主要包含四部分：测试文件、顶层文件、分屏器模块和计数器模块。-100MHZ clock signal through a divider to get 1HZ signal, and then input to the three counters, the output of the counter displayed on the corresponding LE
compare
- 用verilog实现文件输入的比较器，如果同一时间输入的数据相同则输出高电平，否则输出低电平，达到比对的效果。-Use verilog implementation file input comparator, if the input data at the same time the same output high level, otherwise the output low level, to achieve the effect of alignment.