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搜索资源列表

  1. tiaobianxinhao

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  2. 利用门延时之间的短暂时间差产生脉冲信号作为跳变信号触发数据采集-Use of the short gate delay time difference between the pulse signals generated as a signal to trigger the transition of data collection. .
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:203.41kb
    • 提供者:王彦东
  1. 24chdetcpld

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  2. CPLD 24个通道循环检测有时序可控制反馈回路时间差-24-channel detector has a feedback loop to control the timing
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:894.45kb
    • 提供者:lixiang
  1. Blockramhist

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  2. 提供一个基于block RAM 的直方图统计,使用一个buffer解决了由于流水线产生的读写RAM时间差 主要提供设计思路,控制逻辑和输出可另行设计-block RAM hist
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.27kb
    • 提供者:
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