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eda-vhdl-traficlightctrl
- 用VHDL语言描述和实现的一个交通灯控制器，该交通灯系统为一个十字路*通管理信号灯，用于主干道与乡间公路的交叉路口，要求是优先保证主干道的畅通，因此平时处于“主干道绿灯，乡间道红灯”状态，只有在乡间公路有车辆要穿行主干道时才将交通灯切向“主干道红灯，乡间道绿灯”，一旦乡间公路无车辆通过路口，交通灯又回到“主绿，乡红”的状态。此外，主干道每次通行的时间不得短于1分钟，乡间公路每次通行时间不得长于20秒。而在两个状态交换过程中出现的“主黄，乡红”和“主红，乡黄”状态，持续时间都为4秒。
Xilinx_FPGA_tutorial
- Xilinx ISE软件使用实例 Foundation入门 参数编辑 设计管理器/设计流程向导 FPGA editor 底层编辑器(floorplanner) 硬件调试器（hardware debuger) JTAG编程（JTAG Programmer) LogiBLOX Xilinx FPGA设计进阶 FPGAexpress的使用 Vertex器件结构 层次设计和同步电路设计 HDL设
CyclonePLL
- Cyclone™ FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。 PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟
crossroadtrafficlights
- 十字路*通管理器设计，甲、乙道路交替通行，每次通行时间30s 交替通行时刻，要求有5s的准备时间，即每次绿灯变红灯时，黄灯应先亮5s。而红灯变绿灯则不需要亮黄灯 -Intersection traffic management design, A and B alternate access road, each turn of access time access time of 30s, 5s required preparation time, which changes eac
digit-traffic-light
- 某交通管理部门要求，交通灯要求主干道绿灯至少保持2分钟（其中不包括绿灯闪烁时间），在此前提下，当支路检测到有车或人时，主干道绿灯闪烁3秒，然后黄灯持续亮3秒，红灯再亮，同时支路绿灯亮，红灯灭。当支路连续5秒检测不到车和人时，支路绿灯闪烁3秒，然后黄灯持续亮3秒，红灯再亮，同时主干道绿灯亮，红灯灭，支路绿灯最长持续20秒（不包括绿灯闪烁时间）。若从绿灯闪烁开始禁止支路上行人和车辆通行，则可保证主干道禁止通行的最长时间为26秒。支路可通过仪器来检测有无车辆和行人，对于行人，由于其不定性，需要设置一些
trafficlight
- 一个十字路*通控制系统，其东西，南北两个方向除了有红、黄、绿灯指示是否允许通行外，还设有时钟，以倒计时方式显示每一路允许通行的时间，绿灯，黄灯，红灯的持续时间分别是40、5和45秒。当东西或南北两路中任一道上出现特殊情况，例如有消防车，警车要去执行任务，此时交通控制系统应可由交警手动控制立即进入特殊运行状态，即两条道上的所有车辆皆停止通行，红灯全亮，时钟停止计时，且其数字在闪烁。当特殊运行状态结束后，管理系统恢复原来的状态，继续正常运行- An intersection traffic c