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verilogfifo
- verilog HDL实现先进先出栈，不含测试文件-verilog HDL achieve first-in first-out stack, non-test document
lwip
- 本代码是实现了lwip协议栈,可以移植到其他类型的嵌如式操作系统上
ALU1
- ALU 指令格式(16位） op DR SR fun 0--3 4—7 8--11 12--15 指令类 OP码 指令 FUN 功能描述 控制 0000 NOP 0000 空指令 HLT 0001 停机 有条件跳转 0010 JZ 0000 Z=1，跳转 JC 0001 C=1，跳转 JNC 0010 C=0，跳转 JNZ 0100 Z=0，跳转 Jump 0101 无条件跳转 LOAD 001
socdesignandtest
- SoC是系统级集成，将构成一个系统的软/硬件集成在一个单一的IC芯片里，它一般包含片上总线、MPU核、SDRAM/DRAM、FLASH ROM、DSP、A/D、D/A、RTOS内核、网络协议栈、嵌入式实时应用程序等模块，同时，它也具有外部接口，如外部总线接口和I/O端口。通常，SoC中包含的一些模块是经过预先设计的系统宏单元部件（Macrocell）或核（Cores） ，或者例程（Routines），称为IP模块，这些模块都是可配置的，因此，基于SoC的设计方法学也称为基于IP的嵌入式系统设计
AFDX-end-system-based-on-FPGA-virtual-Implementati
- 基于FPGA的AFDX端系统协议栈虚链路层的研究与实现AFDX end system based on FPGA-virtual link layer protocol stack Research and Implementation-AFDX end system based on FPGA-virtual link layer protocol stack Research and Implementation
Xilinx_ISE_PPT(whole)
- Xilinx_ISE_大学计划使用教程PPT(全) Xilinx_ISE_大学计划使用教程PPT_1包括：Xilinx公司产品概述，Xilinx公司软件平台介绍，Xilinx公司ISE10.1软件 设计流程介绍，PicoBlaze的8位微控制器概述，PicoBlaze的简单处理解决方案，PicoBlaze的一个实例，PicoBlaze指令集详解； Xilinx_ISE_大学计划使用教程PPT_2包括： PicoBlaze指令集详解，KCPSM3 汇编器，KCPSM3编程语法，KCPS
stack
- 设计了一个深度为64，字长为16_bit堆栈，要求有栈空、栈满和栈溢出信号。试以双向移位寄存器结构或存储器结构的电路结构方式设计完成电路，并说明它的特点。-Designed with a depth of 64, the word length is 16_bit stack, stack empty, stack full and stack overflow signal. Trial to the way of bi-directional shift register or memory
flow_proc
- 流水线结构是在逻辑很复杂的情况下使用，通过分栈，把一个复杂的逻辑分成若干个比较简单的块实现，减少信号的逻辑级，提高频率。最形象的实例就是位宽较大的加法器。此程序就是verilog的实现 -In the pipeline structure is complex logic case, through the sub-stack, the complex logic into a plurality of blocks of a relatively simple implementation
LIFO
- LIFO，先进后出缓冲器（栈），verilog源代码，包括测试代码。-LIFO, last-out buffer (stack), verilog source code, including test code.
flow_proc
- 流水线结构是在逻辑很复杂的情况下使用，通过分栈，把一个复杂的逻辑分成若干个比较简单的块实现，减少信号的逻辑级，提高频率。最形象的实例就是位宽较大的加法器。 把一个复杂的逻辑分成若干个比较简单的块实现，减少信号的逻辑级，提高频率。以芯片面积换取时间，即面积换取频率。-Pipeline structure is very complicated in the case of using the logic, through the sub-stack, to a complex logic is d
eth_test_xps
- 基于xilinx SOC的SDK工程和最小系统ip核，可用于以太网测试，使用LWIP协议栈-The SDK works on xilinx SOC and minimum system ip nuclear, can be used for Ethernet testing, use LWIP Stack
udp_send1
- 基于FPGA的UDP硬件协议栈， 全部用SystemVerilog写的，不需CPU参与，包括独立的MAC模块。 支持外部phy的配置，支持GMII和RGMII模式。 以下是接口 input clk50, input rst_n, /////////////////////// //interface to user module input [7:0] wr_data, input wr_clk, input wr_en, output