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wave_produce_VHDL
- --文件名：mine4.vhd。 --功能：实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波 --A的占空比也是可控的），可以存储任意波形特征数据并能重现该波形，还可完成 --各种波形的线形叠加输出。 --说明： SSS（前三位）和SW信号控制4种常见波形种哪种波形输出。4种波形的频率、 --幅度(基准幅度A)的调节均是通过up、down、set按键和4个BCD码置入器以及一 --个置入档位控制信号（ss）完成的（AMP的调节范围是0~5V，调节
BoXingFaSheng
- 多功能波形发生器VHDL程序与仿真 功能：实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波 --A的占空比也是可控的），可以存储任意波形特征数据并能重现该波形，还可完成 --各种波形的线形叠加输出。 --说明： SSS（前三位）和SW信号控制4种常见波形种哪种波形输出。4种波形的频率、 --幅度(基准幅度A)的调节均是通过up、down、set按键和4个BCD码置入器以及一 --个置入档位控制信号（ss）完成的（AMP的调节范围是0~5V，调节量
mcode_FPGA
- 伪随机码发生器，次源码已经经过了测试并通过时序仿真验证没有任何问题，此小m序列发生器的特征多项式我没有写，但我建议大家在看原代码之前还是先看下扩频通信中m、M、Gold序列的原理，只有这样才能够真正的明白伪随机码发生器发生器的原理。-mcode_FPGA
crc_16
- 16位的CRC(循环冗余校验码)，CRC是数据通信领域中最常用的一种差错校验码，其特征是信息字段和校验字段的长度可以任意选定。-16-bit CRC (cyclic redundancy check code), CRC is the data communications of the most commonly used error checking code, which is characterized by the information field and check the len
weimafashengqi-achieved-by-verilog
- 该代码用Verilog语言实现了M序列的伪码产生，伪码特征方程为X13 +X7+X5+1，已通过仿真验证。-The code in Verilog realize the M-sequence pseudo-code generation, pseudo-code characteristic equation for the X13+ X7+ X5+ 1, it has been verified by simulation.
LSFR
- 线性反馈移位寄存器通常用于实现数据压缩电路中的基于循环冗余码校验的特征分析，应用于需要用伪随机二进制数的应用中。基于vivado的程序设计(Linear feedback shift registers are usually used to perform signature analysis based on cyclic redundancy check in data compression circuits, and are applied to applications requir