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Max_Plus_II-_tutorial
- Max+plusII(或写成Maxplus2,或MP2) 是Altera公司推出的的第三代PLD开发系统(Altera第四代PLD开发系统被称为：QuartusII，主要用于设计新器件和大规模CPLD/FPGA).使用MAX+PLUSII的设计者不需精通器件内部的复杂结构。设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，MAX+PLUSII把这些设计转自动换成最终所需的格式。其设计速度非常快。Maxplus2被公认为是最易使用，人机界面最友善的PLD开发软件，特别适合初学者
clock
- 使用Quartus II图形界面连接的数字电子时钟设计，内含报告word文档-Using the Quartus II graphical user interface connected to digital electronic clock design, word document containing the report
ucGUI_demo
- fpga 图形界面设计程序及源代码，图形显示驱动程序-fpga graphical interface design program and source code
ddstest
- 这是一个电子设计dds设计的项目，本设计居于FPGA的dds，该设计舍弃了单片机作为控制的思路，在fgga中嵌入NIOSII来作为控制，界面采用12864，但是菜单页面丰富，采用菜单结构编辑了多层次的界面，整个系统看上去很简洁，希望对搞电子设计的有帮忙，本人也是搞电子设计有一段时间。-dds which base on niosII and fpga
NIOSII_logic
- 我曾经参加过电子设计，所以传一些以前的作品，大家看一下。这是一个居于NIOS和FPGA的嵌入式逻辑分析仪中nios的所有程序，里面包含彩屏程序，sd卡读取程序，以及gui式的设计界面，这大大节省了资源，克服了传统单片机和FPGA的通信的问题。大家可以借鉴一下，个人感觉用嵌入式来设计会方便多了。-longic base on nios and fpga ,ucgui
tanchishe
- 本实验以设计贪吃蛇游戏为课题。最终结果是以8*8点阵作为本游戏的显示界面，通过按键BTN1，BTN2，BTN3，BTN4分别控制蛇的运动方向，分别为“上下左右”。蛇的长度为六个点阵，另外以一点表示老鼠，当蛇头吃到老鼠时，老鼠则在点阵上改变位置，也就是说通过一个伪随机函数在点阵上产生老鼠的位置，每当蛇头吃到老鼠时，就自动加一分，并在数码管显示。每隔五分钟，在蛇没有吃到老鼠的前提下，老鼠就自动在点阵上改变位置，这样就增加了游戏的趣味性和难度性。- In this experiment, the
frequency-meter-of-same-precision
- 本系统采用了以Altera芯片EPF10K10LC84-4和单片机仿真器伟福H51/S POD-H8X5X 为核心，同时辅有8位七段数码管和7219数码管驱动芯片。设计使用max+plus2，keil3和伟福开发环境，其中FPGA计数功能，FPGA与单片机的接口通信，单片机计算数据并驱动显示模块等功能。 系统实现了4hz~12Mhz频率的测量，并利用科学计数法显示。测量相对误差在0.005 以内，每个频段均显示6位有效数字。 本系统的特点在于高精度，显示界面科学友好。硬件部分VHD
mp3play
- 基于FPGA设计的MP3播放器。可播放SD卡上存储的MP3音频界面。并且在TFT上显示-failed to translate
simple_spi_latest.tar
- - 与摩托罗拉的SPI规格兼容 - 增强摩托罗拉MC68HC11串行外设接口 - 4项深读FIFO - 4项深写入FIFO - 中断后1代，2，3或4个转移字节 - 8位WISHBONE RevB.3经典界面 - 经营的输入时钟频率范围广泛 - 静态同步设计 - 完全可合成 - 130LUTs在Spartan-II，230在ACEX LCELLs的-- Compatible with Motorola s SPI specifications - Enhanced Motorola MC6
VGA_CCD531
- 本文围绕一个包含Nios II软核处理器的可编程片上系统展开数码相机的样机设计。论文首先对样机所要达到的整体功能进行了规划，接下来并行开展了软硬件设计。在硬件方面，充分利用了所使用平台提供的SD卡插槽、键盘、数码管、SRAM等各种硬件资源，并用Verilog HDL硬件描述语言设计了样机系统所需要的VGA接口控制器、CMOS图像传感器接口控制器以及VGA显示存储器；在软件方面，本文基于Nios II软核处理器用C语言实现了SD卡的驱动、FAT文件系统的移植、VGA显视器的驱动以及BMP图片文件的
hill
- 本文介绍基于NiosII系统的家庭健康专家的设计。该设备定位于医疗保健领域内的家用电子产品，为家庭各个成员提供健康测量、健康教育、科学锻炼与数据综合等功能。设备采用了uC/OSII实时操作系统，可灵活的自定义外设，实现了大容量的数据存储，友好的用户界面和可靠的系统控制。-This article describes the design based on NiosII system of family health experts. The positioning of the device i
Solar-Heater
- 数字系统课程设计，基于VHDL的太阳能热水器智能控制系统，AD转换及接口部分需根据实际情况进行调整，代码内有标注。 功能： 可以即时获取水箱里的温度和水位； 可以通过控制系统，智能控制水箱里水的加热，以及保温； 当水箱水位很低时，可以智能加水，保证白天水箱的安全。 指标： 控制系统采用数码管以及二极管为显示界面。 其中数码管用于显示当前水箱温度、预设温度以及设置中的操作界面； 2个黄色二极管和8个绿色二极管用于显示当前水位以及加水状态；
DDS_total
- quartus下的DDS信号源设计，可实现多种波形不同频率和幅度的切换，人机界面友好。-design the quartus under the DDS source, can achieve a variety of waveforms of different frequencies and amplitude switching, friendly interface.
DS28E01_final
- 基于SHA-1算法和DS28E01加密芯片的FPGA系统设计，该上传文件为整个设计的系统文件。Quarter软件编程的Verilog程序，包含仿真调试界面。-Design of FPGA system based on SHA-1 algorithm and DS28E01 encryption chip。
FPGA_Vision
- 该源码为基于FPGA的工业现场实时监控界面的设计，本模块可实际运用于FPGA工业应用场合，也可以作为FPGA设计的参考-The source code for the FPGA-based industrial real-time monitoring interface design, the module can be used in the actual application of FPGA industry applications, can also be used as a ref
modelsim se 10.1a crack
- Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。(Mentor's ModelSim, the industry's best HDL language simulation
ug835-vivado-tcl-commands
- Vivado是Xilinx最新的FPGA设计工具，支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比，Vivado可以说是全新设计的。无论从界面、设置、算法，还是从对使用者思路的要求，都是全新的。看在Vivado上，Tcl已经成为唯一支持的脚本，此文件是vivado是tcl命令的集合。(Vivado is Xilinx's latest FPGA design tool that supports development of FPGAs and Zynq 7000s
UI
- 很漂亮的labview UI设计，大家可以下载学习，非常不错，界面美丽，windows 风格