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路口交通灯
- 个人硬件课程设计，简单实现了FPGA平台的路口交通灯管理，开发环境为MAX+plus-individual hardware curriculum design, a simple realization FPGA platform junction traffic lights management, development environment for MAX plus
czcgl
- 出租车管理系统,为本人毕业设计. 还请大家多多指教了
SSMS
- 汇编实习作业汇编语言实现的学生信息管理系统
zhuangtaijijtd_VHDL
- 用VHDL 和有限状态机的方法设计了主干道与支干道的交叉路口交通信号灯无人自动管理的控 制系统。将路口红绿灯的各种亮灯情况定义不同的状态,路口状况定义为触发条件,组成有限状态机
eda-vhdl-traficlightctrl
- 用VHDL语言描述和实现的一个交通灯控制器，该交通灯系统为一个十字路口交通管理信号灯，用于主干道与乡间公路的交叉路口，要求是优先保证主干道的畅通，因此平时处于“主干道绿灯，乡间道红灯”状态，只有在乡间公路有车辆要穿行主干道时才将交通灯切向“主干道红灯，乡间道绿灯”，一旦乡间公路无车辆通过路口，交通灯又回到“主绿，乡红”的状态。此外，主干道每次通行的时间不得短于1分钟，乡间公路每次通行时间不得长于20秒。而在两个状态交换过程中出现的“主黄，乡红”和“主红，乡黄”状态，持续时间都为4秒。
baseonFPGA
- 实时电话计费系统是企业、事业单位信息管理的一个重要组成部分。介绍了一种用FPGA 器件实现电话计费系统 的方法, 并给出了设计框图和详细设计过程, 设计采用Verilog_HDL 硬件语言。
SRAM-PINGPANG
- 超声视频图像需要实时地采集并在处理后在显示器上重建，图像存储器就必须不断地写入数据，同时又要不断地从存储器读出数据送往后端处理和显示[11]。为了满足这种要求，可以在采集系统中设置2片容量一样的SRAM，通过乒乓读写机制来管理。任何时刻，只能有1片SRAM处于写状态，同时也只有1片SRAM处于读状态。工作期间，2片SRAM都处于读写状态轮流转换的过程，转换的过程相同，但是状态错开，从而保证数据能连续地写人和读出祯存.
guide
- 华为_大规模逻辑设计指导书，看看人家是怎么管理FPGA编程的，真的获益匪浅
目前以太网PHY芯片是通过总线MDC/MDIO
- 目前以太网PHY芯片是通过总线MDC/MDIO，但是基本上是通过MAC芯片直接管理的，本代码实现了通过FPGA管理PHY。即由FPGA完成MII管理,At present, Ethernet PHY chip through the bus MDC/MDIO, but basically through the direct management of MAC chip, the code through the FPGA implementation management PHY. FPGA
xsp605_ilinx_mig_ipcore
- 赛林思开发板sp605的内存管理单元的ip核调试通过-SP605 IP core mig
8051ip
- fpga 51核，这个是我老师写的，现在就是输入输出io是分别定义的，希望能给大家提供一点帮助！-fpga 51 nuclear, this is written by my teacher, this is the input and output, respectively, the definition of io is the hope that we can provide a little help!
DS1302
- 基于VerilogHDL编写的时钟管理芯片DS1302实验开发程序。-VerilogHDL prepared based on clock management chips DS1302 experimental development program.
Xilinx_FPGA_tutorial
- Xilinx ISE软件使用实例 Foundation入门 参数编辑 设计管理器/设计流程向导 FPGA editor 底层编辑器(floorplanner) 硬件调试器（hardware debuger) JTAG编程（JTAG Programmer) LogiBLOX Xilinx FPGA设计进阶 FPGAexpress的使用 Vertex器件结构 层次设计和同步电路设计 HDL设
CyclonePLL
- Cyclone™ FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。 PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟
Ring_mem_VHDL
- 响铃和内存管理功能的VHDL语言，用于程控交换机中的Xillinx芯片与DSP和ADDA等芯片配合实现交换机的功能-Ringing and memory management features VHDL language, for program-controlled switchboards in Xillinx and ADDA chip and DSP chip, etc. with the function of switches realize
cpld
- 工程中使用的一段资源管理vhdl程序,有简单的分频代码等，希望能给你帮助-a vhdl program use in my prj ,may be give u some help
pld
- 四字路口交通灯管理器的设计（含波形输出）-Management of traffic lights at the junction word design (including waveform output)
Fingerprint_Identify
- 本项目名称是：基于FPGA的指纹识别模块设计。 主要内容为：本模块采用xilinx公司的Spartan 3E系列XC3S500E 型FPGA作为核心控制芯片，通过富士通公司的MFS300滑动式电容指纹传感器对指纹图象进行提取，然后对提取的指纹图像进行灰度滤波、图像增强、二值化、二值去噪、细化等预处理，得到清晰的指纹图象，再从清晰的指纹图象中提取指纹特征点，存入外部FLASH作为建档模板。指纹比对时，采用同样的方法获得清晰的指纹图像，建立比对模板，然后将比对模板与建档模板利用点模式匹配
FPGA_note
- 这主要是在学习FPGA设计过程中的笔记.主要是：FPGA设计中的电源管理，关键问题，PLDFPGA结构与原理初步的认识，以及如何养成良好的编程习惯、大型设计中FPGA的多时钟设计策略及其概念：毛刺、竞争、冒险。-This is mainly to learn FPGA design process in the notes. Is mainly: FPGA design, power management, the key question, PLDFPGA preliminary unders
学生信息管理小系统
- 10、一个学生信息管理小系统，可以增加、修改、删除、浏览学生信息，需要将数据保存到文件中，下次可以打开继续浏览 11、使用串口通信的双人聊天程序-10, a student information management of small systems can add, modify, delete, view student information, you need to save the data to a file, you can open the next Continue 1