CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 资源下载 源码下载 嵌入式/单片机编程 VHDL编程 搜索资源 - 自动发送

搜索资源列表

  1. tx

    0下载:
  2. 自己编写的串口UART发送的Verilog模块。与FIFO连接,可以实现自动连续发送。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:7.15kb
    • 提供者:YongZhiLi
  1. serial

    0下载:
  2. 用FPGA实现带有使能的串行数据的发送,并要求逻辑上可以自动停止,启动。-Achieved with the use of FPGA enables the serial data sent, and called logic can automatically stop, start.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:533.44kb
    • 提供者:赵琳
  1. test

    1下载:
  2. xilinx ise6.3编译环境,verilog控制程序。实现对外部ad转换数据自动采集计算,并发送到DSP最后处理-xilinx ise6.3 build environment, verilog control procedures. To achieve automatic data acquisition external ad converter calculated and sent to final processing DSP
  3. 所属分类:VHDL编程

    • 发布日期:2017-05-07
    • 文件大小:537.95kb
    • 提供者:张彬
  1. sell

    0下载:
  2. Verilog 实现自动售货机,现在,自动售货机产业正在走向信息化并进一步实现合理化。例如实行联机方式,通过电话线路将自动售货机内的库存信息及时地传送各营业点的电脑中,从而确保了商品的发送、补充以及商品选定的顺利进行-CLK: standard clock signal, in this case, the frequency for 4Hz Now, the vending machine industry is on her way to the information and fur
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:602byte
    • 提供者:李小明
  1. jishu

    0下载:
  2. 实现自动售货机的计数模块.en为接受信号,当投币开始时投币模块发出信号,计数模块开始工作,当计数到30时向控制模块发出t信号。Clr为控制器发送给计数模块的一个信号,当clr为1时,计数器归零。Clk为分频模块发送的时钟信号-failed to translate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.77kb
    • 提供者:谌黔
  1. the-8255-LCD

    2下载:
  2. 设计一串口通信程序,波特率9600,通过RS232串口自环。自动循环发送数据串(设计在程序中)接收并存储和显示该数据串发送数据内容由键盘输入,每串数据不大于8字节。数据串单次发送由按键启动,接收端显示数据串并存储。可查询、清楚已存数据串-The design of a serial communication program, baud rate 9600, through the RS232 serial ring. Automatic cycle to send data string (d
  3. 所属分类:VHDL编程

    • 发布日期:2013-07-10
    • 文件大小:24.79kb
    • 提供者:gonglingjun
  1. 08_uart

    0下载:
  2. fpga 串口程序,实现串口接收并自动发送-FPGA serial procedures, serial receiving and automatic transmission
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:527.53kb
    • 提供者:陈gl
搜珍网 www.dssz.com