用VHDL语言编写一个八位数码管显示电路，每个数码管的八个段分别连在一起，八个数码管分别由八个选通信号选择。被选通的数码管显示数据，其余关闭-With the VHDL language to write a eight digital tube display circuit, each digital tube eight segments are connected together, the eight digital tube are respectively composed of

将48M时钟信号分频为1Khz信号，并由dig（2：0）输出。因为实验板的七段译码显示器均公用同一数据线，所以必须提供一个较快的扫描信号（由于人的视觉停留，这个扫描信号必须要大于20hz，系统设计中用的是1Khz）通过扫描将选手号和抢答倒计时和答题倒计时显示分时显示在不同的七段译码显示器上，此系统中用dig（2：0）三位通过3_8译码器分时选3个七段译码显示器。-48M clock signal divider 1Khz signal by the output of the dig (2:0)

该程序实现：控制两个ADF4350的VHDL程序；多个选通信号的编码。-The realization of the program control: two ADF4350 VHDL program a plurality of gate signal coding.

设计一4*4bit的寄存器文件 具备一组读端口及一组写端口 通过读端口可从0~3号的任意地址读取数据 通过写端口可向0~3号的任意地址写入数据 读写端口为“全双工”的工作方式 0~3号寄存器的复位值依次为“1、2、4、8” sw4~sw7为写数据端口 sw2~sw3为写地址；sw0~sw1为读地址；led0~led3用来显示读数据；写使能用按键实现；读使能可选 -Design of a 4* 4bit register file includes a read por