CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 资源下载 源码下载 嵌入式/单片机编程 VHDL编程 搜索资源 - 项目

搜索资源列表

  1. sdram

    0下载:
  2. sdram控制器 这里考虑将SDRAM控制器结合目前项目开展来做相应的模块,而不做SDRAM通用控制器,这样也是考虑了FPGA的器件资源而采取的措施。同时编写的逻辑简单,没有多余的逻辑资源有利于提高控制器的速度,满足最后的设计要求。-SDRAM controller here consider SDRAM controller current projects do the corresponding module, but not so common SDRAM controller, a
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3806
    • 提供者:林博
  1. FPGApro

    0下载:
  2. VERILOG HDL 实际工控项目源码 开发工具 altera quartus2-verilog HDL actual industrial projects source development tools altera quartus2
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1229312
    • 提供者:zc
  1. loadGIF

    0下载:
  2. 使用sdk读取GIF文件 需要相应的vgsdk库来运行项目-use sdk read GIF files need vgsdk corresponding to the operation of the project
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:958807
    • 提供者:bjackdl
  1. FPGA-digital-circuit-design

    0下载:
  2. < FPGA数字电子系统设计与开发实例导航> 一书的代码,FPGA数字电子系统设计与开发实例导航,用硬件描述语言编写的,I2C,UART,USB,VGA,CAN-BUS,网络等等的书籍配套原代码。。。。 使用方法: 1.拷贝到硬盘。 2.用ISE创建项目,分别加入各个代码文件,即可。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1567644
    • 提供者:卢桂荣
  1. usb_verilog.tar

    0下载:
  2. 文件包含一个usb 专用集成电路设计项目,用的verilog 原码-document contains a usb ASIC design, the original code verilog
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:197240
    • 提供者:jockeyhao
  1. fpga(CAN)

    2下载:
  2. fpga实现CAN总线控制器源码,每个项目都有说明文件,介绍使用方法。-fpga CAN Bus Controller source, each with explanatory documents on the use of methods.
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-15
    • 文件大小:864815
    • 提供者:刘立
  1. ticketssellmachinetext

    0下载:
  2. 实现一个地铁的自动售票系统,我们短学期的个人项目
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-16
    • 文件大小:1407
    • 提供者:john
  1. speedmess

    1下载:
  2. 此工程项目包可以实现基于spartan3与CAN总线连接后的的汽车时速的模拟仿真。并可计算轮速差的数值。当此数值超出规定的边界值时报警。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3457767
    • 提供者:张宇
  1. VerilogHDL_Lift_Control

    0下载:
  2. 采用Verilog HDL语言编写的实用电梯控制器,这是一个在实验室里模拟的项目,分为主控制器与分控制器,主控制器完成运行方向、显示楼层、关开电梯门、与分控制器通讯等功能;分控制器是在每一层的设备,实现显示电梯当前所在楼层、接收乘客上升下降要求等功能。此代码对控制类相关的学习者价值很高,
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-18
    • 文件大小:1198170
    • 提供者:廖耿耿
  1. fpge

    1下载:
  2. 基于FPGA实时处理的双目测距系统,系统项目
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2561651
    • 提供者:wangwei
  1. FPGA

    0下载:
  2. FPGA设计全流程:Modelsim>>Synplify.Pro>>ISE 第一章 Modelsim编译Xilinx库 第二章 调用Xilinx CORE-Generator 第三章 使用Synplify.Pro综合HDL和内核 第四章 综合后的项目执行 第五章 不同类型结构的仿真
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:218238
    • 提供者:青岚之风
  1. 8255

    2下载:
  2. Verilog语言描述的Intel8255 IP Core,本人已经在某项目中经过了物理验证的,可直接用于FPGA综合或ASIC综合。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:6155
    • 提供者:David.Mr.Liu
  1. 16550

    0下载:
  2. UART16550兼容的串行通讯控制器,Verilog语言描述,采用Altera Cyclone系列芯片实现FPGA综合,因为FIFO部分利用到内部资源实现。已经在某项目中成功应用,特此推出。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:10619
    • 提供者:David.Mr.Liu
  1. helloworld-ce

    0下载:
  2. Tensilica开发平台实例,此工程项目文件可用Xtensa软件打开。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:4301
    • 提供者:xiaomage
  1. ImageProcessing

    0下载:
  2. 这个是国外大学的项目代码 ,这个是数字图像处理的模块
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:15342415
    • 提供者:陈晓
  1. Labirynth

    0下载:
  2. 这个是国外大学的项目代码 ,这个是一个 一人参加的迷宫游戏
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:184202
    • 提供者:陈晓
  1. vga_hex_disp.rar

    0下载:
  2. 该项目可在VGA显示器上显示RAM或ROM中的十六进制数据,使用VerilogHDL语言编写,在QuartusII开发环境下验证。,The Project displays the content of memory cells in the form of hexadecimal numbers. It uses RAM and ROM memory modules available through special functions. This is why before compilin
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:18416
    • 提供者:submars
  1. 一个非标项目的原型设计

    0下载:
  2. 以前做的一个项目的架构原型,labview做的,也希望大家提意见,跟大家一起分享进步
  3. 所属分类:VHDL编程

  1. i2c_ctr

    0下载:
  2. 标准iic通信协议,项目中已经使用过,下载可直接上项目(The standard IIC communication protocol has been used in the project. On the basis of IIC, the configuration and detection function of the register can be added.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:2048
    • 提供者:橙子很好吃
  1. i2c_slave

    0下载:
  2. iic slave端,项目中已经用过,可用适用所有传输速率,板间通信,接口少的情况下,可用该程序实现多参数传输,状态监控。(The IIC slave terminal has been used in the project. It can be applied to all kinds of transmission rate, inter board communication and less interfaces. The program can achieve multi param
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-29
    • 文件大小:3072
    • 提供者:橙子很好吃
« 12 3 4 5 6 7 8 9 10 ... 14 »
搜珍网 www.dssz.com