搜索资源列表
digitalsystemDesign
- 第7章数字系统设计实例 7.1 半整数分频器的设计 7.2 音乐发生器 7.3 2FSK/2PSK信号产生器 7.4 实用多功能电子表 7.5 交通灯控制器 7.6 数字频率计-Chapter 7 Digital System Design Example 7.1-integer dividers designed Music Generator 7.2 7.3 2F SK/2PSK Signal Generator 7.4 Table practical multi-f
odd_divider_VHDL
- 常用1、3、5及任意奇数分频器的VHDL代码实现（原创）-used 1,3,5 and arbitrary odd Divider VHDL code to achieve (original)
ClkDiv_2p5
- 2.5分频器。算是小数分频的一个例子。我们以前做实验的时候用来写实验报告滴~还有好多呢，慢慢上传吧~
VHDL
- 本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设 计，包括偶数分频、非 50％占空比和 50％占空比的奇数分频、半整数 （N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可 通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使 用的电路，并在 ModelSim 上进行验证。
fen
- verilog，4、5分频器，5分频器占空比3：2-Verilog, 4,5 dividers, five dividers ratio of 3:2
fenpinqi.rar
- 用VHDL语言设计分频器要求是将128赫兹的脉冲信号经过分频器分别产生64赫兹，32赫兹，16赫兹，8赫兹，4赫兹, 2赫兹，1赫兹，0.5赫兹的8种频率的信号,Divider design using VHDL language requirement will be 128 Hz pulses were generated through divider 64 Hz, 32 Hz, 16 Hz, 8 Hz, 4 Hz, 2 Hz, 1 Hz, 0.5 Hz frequency of the
半整数分频器的实现（verilog）
- 半整数分频器的实现（verilog），本文以6.5分频为例！很实用的！,fen pin qi
10fenpingqi
- 1、分别用IF语句和CASE语句设设计一个10分频器。 2、设计一个24进制加法计数器。 3、设计一个有使能端控制的4位减法计数器。 4、用case语句设计一个3-8译码电路 5、用CASE语句设计一个共阳极的七段译码电路。 6、已知输入信号为6MHZ，现需要输出2HZ信号，分别用if语句和CASE语句设计能实现该功能的电路 7、已知输入信号为9HZ，现需要输出2HZ信号，分别用if语句和CASE语句设计能实现该功能的电路 -1, respectively, with
div5
- 利用VHDL语言描述的5分频器（改变程序中m1,m2值，可作为任意奇数分频器）-The use of VHDL language is described in 5 prescaler (change procedure m1, m2 value, can be used as arbitrary odd prescaler)
ch5_8
- 用VHDL写的一个5/8分频器,希望对刚学习VHDL的朋友有帮助-Use VHDL to write a 5/8 prescaler, and they hope to study VHDL friends just have to help
divNfreq
- 参数化分频器，以5为例，能很方便的扩展到参数N-osedge and negedge using common counter "cnt" parameter N is the double number of frequence division
58
- 5/8分频器，实现分频功能，受外部周期信号激励的震荡，其频率恰为激励信号频率的纯分数，都叫做分频。-5/8frequency demultiplier
Quartus32
- 1.8421码十进制计数器 2.分频系数为8，占空比为0.5的分频器 3.控制8个二极管的电路-Counter 2 decimal 1.8421 yards. Sub-frequency coefficient of 8, duty cycle of the divider 3 for the 0.5. 8 diode control circuit
freqdiv5
- verilog hdl 实现5分频器设计。
N_Separate-frequency-device
- 可以输入0到2的5次方的任意分频的分频器-Separate frequency device
deccount2.5
- 2.5分频器设计,用VHDL编写-2.5 divider design using VHDL
verilog
- Verilog学习例程：4位二进制数的乘法器、5分频器、8位数据寄存器、8位移位寄存器、边沿D触发起门级设计、边沿D触发器行为级设计、同步计数器、异步计数器-Verilog learning routines: 4-bit binary number multiplier, 5 dividers, 8-bit data registers, 8-bit shift register, edge-triggered D gate-level design, level design edge D
code
- 5分频器的源代码编写过程中建议大家先画图，在用代码描写，清楚明了-5divider code， and easy to understand,you will find it is easy to write
Div_Fre
- 5分频器，功能是对需要信号进行五分频，生成周期为原来五倍的信号-5 divider, the fifth of the frequency on the need to signal the build cycle for the original five times the signal
4.5fenpingqi
- 基于FPGA的关于verilog语言的4.5分频器及其仿真波形图-FPGA based on verilog language frequency divider and its simulation waveform in figure 4.5