搜索资源列表
-
0下载：
SignalTap II 嵌入逻辑分析仪集成到 Quartus II 设计软件中，能够捕获和
显示可编程单芯片系统（SOPC）设计中实时信号的状态，这样开发者就可以在整
个设计过程中以系统级的速度观察硬件和软件的交互作用。它支持多达 1024 个
通道，采样深度高达 128Kb，每个分析仪均有 10 级触发输入/输出，从而增加了
采样的精度。SignalTap II 为设计者提供了业界领先的 SOPC 设计的实时可视性，
能够大大减少验证过程中所花费的时间。-SignalTa
-
-
0下载：
This the default CPLD design shipped with the board. The CPLD helps reduce the number of jumpers on the board and simplifies the interaction of all the possible FPGA configuration memory sources-This is the default CPLD design shipped with the board.
-
-
0下载：
We use port map statement to achieve the structural model (components instantiations). The following example shows how to write the program to incorporate multiple components in the design of a more complex circuit. In order to simulate the design, a
-
-
0下载：
均值滤波是典型的线性滤波算法，（Verilog HDL）设计所需的模块有：
（1）带PLL的全局时钟管理模块 system_ctrl_pll.v
（2）OV7725 COMS Sensor的初始化模块 i2c_timing_ctrl、I2C_OV7725_RGB565_Conofig
（3）OV7725 COMS Sensor的视频信号采集模块COMS_Capture_RGB565
（4）SDRAM数据交互控制器Sdram_Control_2Port
（5）VGA时序
-
-
1下载：
DE1-SOC实验开发板和Verilog HDL语言的交互式程序作品，选择避障小车作为课程设计题目，并根据选题制定了如下设计需求：
1.能实现基本的避障小车功能，即躲避障碍，变速，计分，计时显示游戏开始、进行和结束画面；
2.能实现人机交互功能，玩家可通过外接键盘或DE1-SOC开发板自带按键和开关操作小车转向；
3.能通过VGA在显示屏中显示，并且能达到5Hz的刷新频率；
4.能实现自定义小车和障碍物皮肤的功能；(DE1-SOC experiment development board
-
