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搜索资源列表

  1. trellis_verlog

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  2. ATSC发送端部分,ATSC标准特有的TCM编码,共6个文件,包含tb文件,已通过仿真,没有问题,verilog代码-ATSC transmitter, the ATSC standard TCM unique coding, a total of six documents, tb-contained documents, had passed through simulation, no problem, verilog code
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:5.62kb
    • 提供者:刘超
  1. SystemVerilogEventRegionsRaceAvoidanceGuidelines.r

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  2. The IEEE1800 SystemVerilog Standard includes new event regions primarily added to reduce race conditions between verification code and SystemVerilog designs. The new regions also facilitate race-free Assertion Based Verification (ABV). This pap
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:347.86kb
    • 提供者:陈斌
  1. AnEfficientDouble-FilterHardwareArchitectureforH.2

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  2. 在此提出了一種新穎的硬體結構 實時執行的自適應去塊效應 過濾過程中指定的H.264/AVC視頻編碼 標準。-In this paper,a novel hardware architecture for real-time implementation of the adaptive deblocking filtering process specified by the H.264/AVC video coding standard, is presented.The deb
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:780.86kb
    • 提供者:張哲銘
  1. HDL_coding

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  2. 介绍HDL编码规范的书,非常有用,可以让HDL编码更加规范。-HDL coding standard introduced the book, very useful, allowing more standard HDL code.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:24.49kb
    • 提供者:张飞
  1. ViterbiFPGA

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  2. 探讨了CDMA 数字移动通信中的差错控制问题, 研究用约束度K = 9 的卷积编码 和最大似然V iterbi 译码的差错控制方案. 在V iterbi 译码算法中, 提出了原位运算度量、保 存路径转移过程和循环存取幸存路径等方法, 能有效地减少存储量、降低功耗, 使得K = 9 的V iterbi 译码算法可在以单片XC4010 FPGA 为主的器件上实现, 其性能指标符合CD2 MA 数字移动通信IS 95 标准要求. 文中给出了实测的算法性能, 讨论了FPGA 具体实现
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:358.25kb
    • 提供者:tsincons
  1. Verilog-HDL-Coding-Reuse-Standard

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  2. Verilog HDL Coding 语言介绍书籍,主要集中于复用这块-Verilog HDL Coding language to introduce books, this focuses on reuse
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:193.81kb
    • 提供者:苏蔚
  1. Hua-Wei-ASICaVerilogaHardware

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  2. 华为内部资料,整理分享给大家,内容如下: 1.Proverilog编码规范(草案) 2.华为_Verilog HDL电路设计指导书 3.华为内部培训资料linux 基础 4.华为同步电路设计规范 5.华为-硬件工程师 6.静态时序分析与逻辑设计- Huawei internal books, organize to share to you, reads as follows: 1.Proverilog coding standard (draft) 2.th
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:2.17mb
    • 提供者:dou
  1. CCSDS_H1_yxiao

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  2. CCSDS标准的LDPC编码的MATLAB仿真源码-CCSDS standard LDPC coding MATLAB simulation source
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:561.15kb
    • 提供者:DR.Y
  1. IDCT

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  2. HEVC是正在研发的新一代视频编码标准。 本文面向HDTV应用,设计兼容HEVC标准的两位整数IDCT电路, 通过对IDCT的特点进行分析,完成了电路的架构设计, 采用较为节省面积的做法和流水线结构,并进行VerilogHDL代码设计-High Efficiency Video Coding(HEVC) is the currently developing video standard. In this article, a novel pipelined 2-D IDCT architect
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:4.94kb
    • 提供者:毕翔宇
  1. Coding files

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  2. The past several years have witnessed a rapid development in the wireless network area. So far wireless networking has been focused on high speed and long range applications. Zigbee technology was developed for a Wireless Personal Area Networks WPAN
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-08
    • 文件大小:8kb
    • 提供者:kutti
  1. Coding Files

    0下载:
  2. We present an efficient hardware architecture design & implementation of Advanced Encryption Standard AES Rijndael cryptosystem. The AES algorithm defined by the National Institute of Standard and Technology NIST of United States has been widely
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-08
    • 文件大小:27kb
    • 提供者:kutti
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