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SDH
- SDH开销的接收处理，要求： 1， A1和A2字节为帧头指示字节，A1为“11110110”，A2为“00101000”，连续3个A1字节后跟连续3个A2字节表示SDH一帧的开始。要求自行设计状态机，从连续传输的SDH字节流中找出帧头。 2， E2字节为勤务话通道开销，用于公务联络语音通道，其比特串行速率为64KHz(8*8K=64)。要求从SDH字节流中，提取E2字节，并按照64K速率分别串行输出E2码流及时钟，其中64K时钟要求基本均匀。（输出端口包括串行数据和64K串行时钟）
urisc
- 实现了精简指令集微处理器的数据路径和微代码控制单元两部分的功能-RISC microprocessor implemented data path and micro-code control unit features two
GraduationProject
- 进行了一个8位CISC处理器的设计与实现，该微处理器含有计算机基本的功能模块，并对存储器进行了层次化设计。指令系统中的指令分为四大类共十六条，其中包括算术逻辑指令、I/O指令、访存、转移指令和停机指令。在处理器的实现过程中,首先给出了数据通路结构,然后采用VerilogHDL进行硬件电路描述,并对每一个模块进行功能仿真以验证设计的正确性。最后对整个处理器执行程序进行指令验证,并得到综合后的网表。-Conducted an 8-bit CISC processor design and imple
RTL
- 用VHDL实现求两个数的最大公因数。数据路径和控制路径。-Seeking to use VHDL to achieve the greatest common factor of two numbers. Data path and control path.
ARM
- a source code for arm7 with manual and data path
an483
- The Altera® Triple Speed Ethernet (TSE) data path reference design provides a sample SOPC Builder system using the Altera TSE MegaCore® function with two serial transceivers. This reference design demonstrates the operation of the Alte
MIPS_CPU-verilog
- 用Verilog语言写的一个MIPS微处理器，包含常见指令的21条数据通路。-Verilog language used to write a MIPS microprocessor, including the 21 common data path instruction
DATA-PATH.vhd
- signal data for ddr sdram
ece5742010hw9CPU
- 用verilog语言实现CPU， 其中包括几个不同的模块，每个模块中间由总线进行连接-implement the CPU using Verilog language, including the memory, controller,data path, the logic unit.
4_12_SISO
- data path is serial input and data serial output for verilog code
Barrel-shifter-design-report
- 实现变量移位操作的32-bit桶形移位寄存器；实现DES算法的数据路径设计及控制路径设计，有仿真和附录verilog代码 -Variable shift operations to achieve 32-bit barrel shifter implement the DES algorithm data path and control path design design
GCD1
- GCD算法的FSMD实现。即利用有限状态机和数据路径-GCD algorithm order which FSMD using finite state machine and data path
gcd2
- GCD算法的FSM+D实现。即利用有限状态机和数据路径分开-GCD algorithm of the FSM + D realize it is using finite state machine and data path separate
count_0
- 利用控制器和数据通道组成的连续16bits中两个1之间间隔0个数最大的计数器。包括顶层模块，控制器模块和数据通道模块的Verilog源码和时序仿真波形。-Continuous 16bits using the controller and data path in intervals of two between 1 and 0 of the largest number of counter. Including the top module, controller module and da
ddr_data_path
- sdram数据路径模块编程，经综合后壳生成rtl级电路图-SDRAM data path module shell programming, after comprehensive RTL-level circuit diagram is generated
dataroad
- VHDL数据通路实验，内容包括：总线通信的基本原则；设备寻址的过程；掌握总线分时复用的方法；掌握多个部件数据通信时数据通路建立过程与控制信号和时序信号的关系。 -VHDL datapath experiments, including: basic principles bus communication Device Addressing process master bus time-multiplexing method grasp the multiple components
fifo
- VHDL code for DATA PATH for performing A=A+3 and A=B+C TO DESIGN AND SIMULATE DATA PATH FOR PERFORMING A=A+3 AND A=B+C USING ONLY ONE ADDER.
Lab4
- 该实验室会议的目的是要实现一个可配置的FM-AM数字调制器的数据通路。它是由一个CIC内插滤波器及可配置的FM-AM块。调制器信号以48kHz被取样，并且由CIC内插滤波器的装置内插高达96MHz的。在FM-AM配置块适用于96 MHz的时钟-The aim of this laboratory session is to implement the data-path of a configurable FM-AM digital modulator. It is composed of
8051-master
- 设计兼容51的指令集的处理器架构 编写兼容51处理器的Verilog代码 仿真 验证测试处理器的功能和性能(The design includes a processor whose instruction set is compatible to the industrial standard 8051 and its FPGA implementation. Through the analysis of instructions, I determine the CPU inte
ccsuemupc条件跳转(1)
- 设计一个模型机，具体设计要求如下： （1）设计指令系统，要求有取数指令、加法指令、跳转指令、停机指令等 （2）设计指令格式、微指令格式 、微程序 、时序电路 、数据通路，完成cpu的设计。 （3）利用模块化设计，分别设计存储器模块、运算器模块、时序电路模块、微程序控制器模块、显示模块等，最后进行系统的顶层设计，完成复杂模型机的设计与实现测试 （4）根据任务，完成主程序的设计，同时把主程序翻译成目标代码，写入主存，仿真下载测试。(Design a model machine, th