用VHDL语言设计一个数字秒表： 1、 秒表的计时范围是0秒~59分59.99秒，显示的最长时间为59分59秒。 2、 计时精度为10MS。 3、 复位开关可以随时使用，按下一次复位开关，计时器清零。 4、 具有开始/停止功能，按一下开关，计时器开始计时，再按一下，停止计时。系统设计分为几大部分，包括控制模块、时基分频模块、计时模块和显示模块等。其中，计时模块有分为六进制和十进制计时器。计时是对标准时钟脉冲计数。计数器由四个十进制计数器和两个六进制计数器构成，其中毫秒位、十毫秒位、秒位和

基于EasyFPGA030的直流电机控制电路设计和四位数字密码锁。-DC Motor Control Based on EasyFPGA030 circuit design and four-digit combination lock.

移位寄存器设计 整个电路由一个主时序进程完成；在每一个时钟的上升沿，根据mode[1:0]的值进行清零、左移或右移操作，在主时序进程中由case语句完成；移位操作由for….loop语句完成8位十六进制数逐位移动。-Shift register design the entire circuit is completed by a master timing process each rising edge of the clock, according to the value of t