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laboratory-10
- 基于DE2开发板的实例10进行编写，为整个工程的打包文件-this is a file for lab10 of DE2,you can use this to learn how to design a processor
filter
- 如何利用verilog设计数字滤波器 包含低通滤波器,带通滤波器,高通滤波器.-how to design a digit filter with Verilog
openmsp430_latest.tar
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CyclonePLL
- Cyclone™ FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。 PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟
skills_of_ModelSim
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- 详细讲述了FPGA仿真与设计环境的建立，以及如何使用IP核，如何烧录文件-Detail the FPGA simulation and design environment to establish, and how to use IP cores, how to burn files
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- vhdl books a group of pdf book that shows how to design and build vhdl components and implement them in quartus -vhdl books a group of pdf book that shows how to design and build vhdl components and implement them in quartus
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Asynchronous-FIFO-design
- 异步FIFO是一种先进先出的电路，在异步电路中，由于时钟之间周期和相位完全独立，因而数据丢失概率不为零。如何设计一个高可靠性、高速异步的FIFO是一个难点，本代码介绍了一种解决方法。-Asynchronous FIFO is a kind of advanced first out circuit, in asynchronous circuit, as the clock cycle and phase between full independence, thus data loss pro
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- 单片机数码管动静态显示程序实验，数码管显示一般分静态显示及动态显示两种驱动方式，静态显示占用口线比较多，本文介绍的是如何实现数码管动态显示，应该说数码管动态显示是单片机外部指令输出的重要途径，因此如何设计数码管以及数码管的工作原理、数码管显示的方法、数码管显示的抗干扰设计等在单片机系统设计中占有重要地位。-Static and dynamic digital display chip experimental procedure, the general sub-digital display
Circuit-Design-with-VHDL
- VHDL数字电路设计教程 作者：（巴西）佩德罗尼（Pedroni,V.A.） 著，乔庐峰 等译 本书采用将数字电路系统设计实例与可编程逻辑相结合的方法，通过大量实例，对如何采用VHDL进行电路设计进行了全面阐述。 本书分为三大部分：首先详细介绍VHDL语言的背景知识、基本语法结构和VHDL代码的编写方法；然后介绍VHDL电路单元库的结构和使用方法，以及如何将新的设计加入到现有的或自己新建立的单元库中，以便于进行代码的分割、共享和重用；最后介绍PLD和FPGA的发展历史、主流厂
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- 基于DE2-115设计的一个七段数码管IP核-how to design a IP of SEG based on DE2-115
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- 介绍双口ram功能，进一步了解在fpga上怎么设计一个双口ram-Introduced the dual-port ram function to learn more about the fpga on how to design a dual port ram
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- 基于verilog的交通灯程序，课程设计的时候绝对用得上-The text is about how to design the traffic lignt it is very useuful
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- FPGA状态机设计中的问题，怎样写好三段式状态机，对于FPGA设计者很好的资料-FPGA state machine design issues, how to write a three-state machine, very good information for FPGA designers
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- 如何更好设计应用Xilinx FPGA/CPLD的ROM-How to better design application of the Xilinx FPGA/CPLD ROM
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- 如何设计数码管显示电路来节约输入输出口资源-How to design digital display circuit to save the input and output ports of resources
FIFO
- 很好的FIFO学习资料，由最简单的结构开始，教你如何设计FIFO。-Good FIFO learning materials, starting from the most simple structure, teach you how to design a FIFO.