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  1. hdb3

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  2. hdb3编码源程序完整版,内含插B,插V程序,功能完整,欢迎下载-library ieee use ieee.std_logic_1164.all entity hdb3 is port(codein: in std_logic clk : in std_logic clr : in std_logic --复位信号 codeout: out std_logic_vector
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:1.12kb
    • 提供者:lin
  1. 5vadderN

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  2. 第一次上传资料 关于vhdl,不同的变成风格 初学者,希望多多学习-entity adderN is generic(N : integer := 16) port (a : in std_logic_vector(N downto 1) b : in std_logic_vector(N downto 1) cin : in std_logic sum : out s
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:189.81kb
    • 提供者:赵中原
  1. 4v2

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  2. ENTITY maj IS PORT(a,b,c : IN BIT m : OUT BIT) END maj --Dataflow style architecture --Behavioural style architecture using a look-up table ARCHITECTURE using_table OF maj IS BEGIN PROCESS(a,b,c) CONSTANT lookuptable : BIT_VEC
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:134.07kb
    • 提供者:赵中原
  1. vhdl

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  2. 4位乘法器 vhdl library IEEE use IEEE.std_logic_1164.all entity one_bit_adder is port ( A: in STD_LOGIC B: in STD_LOGIC C_in: in STD_LOGIC S: out STD_LOGIC C_out: out STD_LOGIC ) end one_bit_adder -4-bit multipl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:891byte
    • 提供者:陈强
  1. 12

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  2. 4位除法器 library IEEE use IEEE.std_logic_1164.all use IEEE.std_logic_unsigned.all entity fpdiv is port ( DIVz: out STD_LOGIC A: in STD_LOGIC_VECTOR (3 downto 0) B: in STD_LOGIC_VECTOR (3 downto 0) data_out: out STD_LO
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:641byte
    • 提供者:陈强
  1. VHDL_Somador8Bits

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  2. * FullAdder implementation in VHDL with respectives signals: a, b : in std_logic_vector (7 downto 0) soma : out std_logic_vector (7 downto 0) ci : in std_logic co : out std_logic overflow : out std_logic negativo : out std_logic
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:1.5kb
    • 提供者:Newarney
  1. pingpangqiu

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  2. 使用vhdl语言设计的乒乓球比赛游戏机,一个由甲乙双方参赛,有裁判的三人乒乓球游戏机。用8个发光二极管代表乒乓球台,中间两个发光二极管兼做乒乓球网,两边各代表参赛双方的位置,用点亮二极管按照一定方向移动来表示球的运动。在游戏机的两侧各设置两个开关,一个是发球开关(af,bf),另一个是击球开关(aj,bj)。甲乙二人按乒乓球比赛的规则来操作开关。 点亮,代表乒乓球在移动。比赛一直进行到一方几分为11分,该局结束,记分牌清零,可以开始新的一局比赛。 -Using VHDL language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-06
    • 文件大小:480.91kb
    • 提供者:陈小龙
  1. add

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  2. The circuit 1 in is a 1-bit binary adder with 3 inputs (A, B and Carry-In) and 2 outputs (Sum and Carry-Out).The circuit 2 depends on circuit 1 which create a VHDL file ADD4 which is a 4-bit binary adder built using ADD1 components.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.79kb
    • 提供者:jiang nan
  1. gamefour

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  2. 这是一个自动售货机程序实现,功能如下:1.按一下button1按钮,表示购买货物A,第一个LED灯亮;按两下button1按钮,表示购买货物B,第二个LED灯亮;按三下button1按钮,表示购买货物C,第三个LED灯亮,同时7段数码管显示所要购买货物的价格。 2.LED灯亮后,开始输入硬币。button2按一下,输入10元,按两下,输入二十元,以此类推;Button3按一下输入5元,按两下输入10元,以此类推;button4按一下输入1元,按两下输入2元,以此类推。7段数码管显示已投入的总
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:14.61kb
    • 提供者:XiaoLiuMang
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