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  1. DPLL

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  2. 对输入信号实现1.5倍频,输入数字信号频率范围 是1050~1100Hz(不一定是50 占空比的方波,并且输入信号频率可能在1050~1100Hz内缓慢变化,频率变化速率不高于小于10Hz/s),要求输出50 占空比的信号,并且频率是输入的1. 5倍,并能够连续跟踪输入频率的以及相位改变。-The input signal to achieve the 1.5 multiplier, input digital signal frequency range is 1050 ~ 1100Hz (n
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4.44kb
    • 提供者:刘东辉
  1. CIC_filter

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  2. 抽取:(接收端) 中频信号IF 20M(采样率是50M) 下变频信号 MIX_O 1M(50M) 采用CIC滤波器进行降采样率。 插值:(发送端) 基带信号上变频到1M,采样率是2.5M,采用CIC滤波器进行升采样率处理。 注释:升采样率或者降采样率不会改变原始信号的中心频率,但是频谱分布会发生改变。-Extraction: (receiver) IF signal 20M (sampling rate is 50M) down-conversion signal M
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-27
    • 文件大小:9.25mb
    • 提供者:曾锦
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