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搜索资源列表

  1. SCH_51_E

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  2. 采用32位单片机控制BOost电路升压,此电路为主控回路,非常有用!-32-bit single-chip control BOost circuit boost, the circuit for the main control loop, very useful!
  3. 所属分类:HardWare Design

    • 发布日期:2017-12-12
    • 文件大小:48.27kb
    • 提供者:Value_dang
  1. dpll

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  2. 数字锁相环 dpll的 编译通过,使用verilog HDL语言对锁相环进行基于FPGA的全数字系统设计,以及对其性能进行分析和计算机仿真的具体方法-Digital phase-locked loop dpll compiler through the use of verilog HDL language on the phase-locked loop FPGA-based digital system design, as well as its performance analysis
  3. 所属分类:HardWare Design

    • 发布日期:2017-12-12
    • 文件大小:1.29kb
    • 提供者:王铎皓
  1. zhengjiV

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  2. 双闭环正激电路仿真,已验证输出,效果稳定,(Double closed-loop circuit simulation, verified output, stable effect,)
  3. 所属分类:硬件设计

    • 发布日期:2017-12-23
    • 文件大小:15kb
    • 提供者:Jvde
  1. 3kW LLC

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  2. 开关电源谐振LLC 闭环全桥仿真电路,经典(Switching power supply resonant LLC closed loop full bridge simulation circuit, classic)
  3. 所属分类:硬件设计

    • 发布日期:2017-12-14
    • 文件大小:13kb
    • 提供者:123阿萨德
  1. 电机速度闭环控制(代码详细注释)

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  2. 电机驱动闭环控制,仅用于闭环控制设计电路,大学生电子设计大赛资料(Motor driven closed loop control)
  3. 所属分类:硬件设计

    • 发布日期:2017-12-17
    • 文件大小:2.25mb
    • 提供者:toute
  1. dpll源程序

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  2. 一种设计数字锁相环的思路,包含异或鉴相器、k模可逆计数器、脉冲加减计数器、N分频器等,实现相位的锁定。(A design of digital phase locked loop (PLL) consists of a phase discriminator, a K mode reversible counter, a pulse addition and subtraction counter, a N frequency divider and so on, to lock the pha
  3. 所属分类:硬件设计

    • 发布日期:2018-04-30
    • 文件大小:1kb
    • 提供者:和风5254
  1. BLDC

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  2. BLDC仿真 很好用 双闭环控制 容易得出结果(BLDC simulation is very good, and the results can be easily obtained by using double closed-loop control)
  3. 所属分类:硬件设计

    • 发布日期:2021-04-28
    • 文件大小:2.8mb
    • 提供者:hellobgz
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