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riscdesign
- 一个非常简单的cpu设计的原代码,是用verilog编写的-a very simple cpu design of the original code, was prepared by the Verilog
1_TO_4
- 大型risc处理器设计源代码,这是书中的代码 基于流水线的risc cpu设计-large risc processor design source code, which is based on the code book pipelined design of the risc cpu
cpu
- 用全加器设计8位运算器逻辑电路图 2、根据逻辑电路用 VHDL编程实现 3、调试编译通过后，仿真 -this file can help you learn the design of cpu
Broyden_newton
- 最优化方法实验设计，研究Broyden族拟Newton算法中fai(k)取值的优化问题,即对于不同的目标函数，考虑取何值时算法是最优的，重点考察的区间[-2 2]范围内的变化情况，算法的优劣程度由CPU运行时间决定。-Optimization method, design of experiments to study the proposed Newton algorithm Broyden family fai (k) values of the optimization problem,
Processer_Manager
- 加深对进程概念及进程管理各部分内容的理解；熟悉进程管理中主要数据结构的设计及进程调度算法。 1） 基本操作：进程的创建、删除。 2） 进程的基本属性： 进程名、进程时间片、进程优先级 3） 支持进程创建与撤销功能，创建后的进程在其整个生命周期中以PCB形式存在。每个进程用一个PCB表示，其内容根据具体情况设置。 进程根据其执行情况在不同队列（就绪队列、阻塞队列）间迁移。 5） 实现单处理器进程调度功能，调度等调度算法实现。 6） 管理的进程数目不少于3个，竞
95637012Multiplier
- 一种可以完成16位有符号／无符号二进制数乘法的乘法器。该乘法器采用了改进的booth算法，简化了部分积的符号扩展，采用Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元，整个设计用VHDL语言实现。- This file contains all the entity-architectures for a complete-- k-bit x k-bit Booth multiplier.-- the design makes use of
RISC_CPU_matlab
- RISC处理器的matlab代码，里面每个模块划分都很细致，是 FPGA设计RISC处理器的重要参考-RISC CPU DESIGN