一个非常简单的cpu设计的原代码,是用verilog编写的-a very simple cpu design of the original code, was prepared by the Verilog

最优化方法实验设计，研究Broyden族拟Newton算法中fai(k)取值的优化问题,即对于不同的目标函数，考虑取何值时算法是最优的，重点考察的区间[-2 2]范围内的变化情况，算法的优劣程度由CPU运行时间决定。-Optimization method, design of experiments to study the proposed Newton algorithm Broyden family fai (k) values of the optimization problem,

一种可以完成16位有符号／无符号二进制数乘法的乘法器。该乘法器采用了改进的booth算法，简化了部分积的符号扩展，采用Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元，整个设计用VHDL语言实现。- This file contains all the entity-architectures for a complete-- k-bit x k-bit Booth multiplier.-- the design makes use of