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full_add
- 一个用VHDL语言编写的8位全加器，并且扩展了减法功能，带有状态位的判断。-a VHDL prepared by the eight-adder, and extends the subtraction function, with state-of judgment.
128bitminus
- 128乘法模拟器 c M位乘N位不带符号整数的阵列乘法中加法---移位操作的被加数矩阵.每一部分乘积项ab叫做一个被加数.m*n个被加数可以用m*n个”与门”并行的产生. 以5位乘5位不带符号的阵列乘法器(m=n=5)为例(如下图): FA为一位全加器,FA的斜线方向为进位输出,竖线方向为和输出,而所有被加数项的排列和正常的A*B=P乘法过程中的被加数矩阵相同.图中用矩形围成的阵列中最后一行构成一个行波进位加法器,其时间延迟为(n-1)2T.当然,为了缩短加法时间,最后一行的行
VHDL_add_4
- 本程序完成带进位输入输出的四位二进制加法运算，编程思想采用真值表转换成布尔方程式，利用循环语句将一位全加器编为四位加法器。
VHDLquanjiaqi
- 这是一个利用MAX PULL 制作的VHDL的全加器的程序 如果有需要仿真图的 请叫站长联系我
VHDLsiweiquanjiaqqi
- 这是一个利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真图的 请叫站长联系我
f_adder
- 全加器， 全加器-Full-adder, full adder, full adder
vhdl
- 半加器 或门 1位二进制全加器顶层设计描述-Half adder or a binary gate full adder top-level design descr iption
full_adder
- 八位全加器，实现自动加法，哈哈哈，大家共享-hello
adder
- 全加器，用fpga语言编写的，可实现数字电路技术中的全加器的功能，符合逻辑原理图。-adder
16weijiafaqi
- 本程序是在一位全加器的基础上设计一个16位的加法器,用Verilog HDL语言描述.-This procedure is a full-adder based on the design of a 16-bit adder, using Verilog HDL language to describe.
ADDER
- 本设计是用32位的并行全加器的,可以实现浮点运算!-The design is a parallel 32-bit full adder, and floating-point operations can be achieved!
2008619105258431
- 九个输入，一个输出，实现四位全加器，四位全加器的功能-9 input, 1 output, to achieve four full-adder, four full-adder function
FullAdder
- 设计全加器电路 有需要的同学可以下载来-Full adder circuit design students need to see is available for download
full_adder
- 一位全加器工程，用xilinx ISE设计，供初学者学习-A full adder works, the ISE design with xilinx for beginners to learn
full_add
- 这个是用verilog语言写的一个全加器的程序-This is to use verilog language to write a full adder program
VHDL
- 74LS161 JK触发器带清0端,项目名称为dff_JK_111 十进制计数器74LS290,项目名定为CTLS290：运算方法编写的290计数器：另一种编法LS290 不带使能端的3线8线译码器 八选一数具选择器：用CASE语句 全加器： 简单的JK触发器-74LS161 JK flip-flop with cleared end Project Name dff_JK_111 decade counter 74LS290 project name as CTLS290: and comp
WXZ
- 加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子学中，加法器是一种数位电路，其可进行数字的加法计算。在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。 加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。由于负数可用二的补数来表示，所以加减器也就不那么必要。-The adder is generated th
adder
- 这是一个最简单的四位的全加器设计，由两个半加器构成，采用的是VERILOG的算法级和门级描述的。-This is one of the easiest of the four full adder design, consists of two half-adder, the VERILOG algorithm-level and gate-level descr iptions.
quanjiaqi
- 改程序是利用LabvIEW实现简单的全加器，该程序可用于全加器的显示，以及原理说明！-LabvIEW reform program is the use of simple full adder, the program can be used to display the full adder and the principle that!
LAB3_1
- 一个八位加法器，利用四个全加器组成，并兼有溢出提示功能-An eight adder using four full adder composed, and both spill prompts