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lllll
- Clk表示用到的时钟信号源，Rst表示复位信号，每次复位后彩灯默认从第一种变幻模式开始变化；SelMode表示变化模式选择，每按一次改换一种变幻模式，共3中模式可供选择；输出信号量：LED[6..0]用于显示模式，Light[7..0]用于8个发光二极管的显示。
clock
- 电子秒表的设计 1、用系统8253定时器提供的55ms定时单位，设计秒表定时程序。 2、有关系统定时方法： PC机系统中的8253定时器0工作于方式3，外部提供一个时钟作为CLK信号, 频率：f=1.1931816MHz。 定时器0输出方波的频率:fout=1.1931816/65536=18.2Hz。 输出方波的周期Tout=1/18.2=54.945ms。8253A每隔55ms引起一次中断，作为定时信号。可用 5945ms作基本计时单位。 用BIOS调用INT
dianzibiao
- 1、用系统8253定时器提供的55ms定时单位，设计秒表定时程序。 2、有关系统定时方法： PC机系统中的8253定时器0工作于方式3，外部提供一个时钟作为CLK信号, 频率：f=1.1931816MHz。 定时器0输出方波的频率:fout=1.1931816/65536=18.2Hz。 输出方波的周期Tout=1/18.2=54.945ms。8253A每隔55ms引起一次中断，作为定时信号。可用 5945ms作基本计时单位。 用BIOS调用INT 1AH可以取得该定
clk
- x86汇编，实现软件时钟
dt_card
- 大唐电信卡读写程序,兼容4406和4436,DTTC28卡,RST CLK SDA-Datang Telecom Card Reader procedures compatible with 4406 and 4436, DTTC28 cards, RST CLK SDA
program
- 设计实现4bit FIFO, 数据深度为8， 产生满， 空状态标志-The diagram of FIFO is shown in figure 1. The FIFO consists of two component: FIFO control logic and RAM. The control logic generates the address (ADD) and write enable (WE) to the RAM so that the fi
clk
- 设计一个简易数字钟，具有校时功能： 1、以至少6位LED数码管显示时、分、秒，时为24进制。 2、采用最多8个键实现校时功能。 -The design of a simple digital clock with a school function: 1, to at least six LED digital display hours, minutes and seconds, time for the 24-band. 2, using up to eight key fun
XiaYuWen_8_RISC_CPU
- 夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） modelsim工程文件，包括书中所测试的三个程序和相关数据，绝对可用~所有信号名均遵从原书。在论坛中没有找到testbench的，只有一个mcu的代码，但很多和书中的是不一样的，自己改了下下~`````大家多多支持啊~`我觉得书中也还是有些不尽如人意的地方，如clk_gen.v中clk2,clk4是没有用的，assign clk1=~clk再用clk1的negedge clk1来触发各个module也是不太好的，会使时序恶
clk
- 通过一个主时钟信号完成异步FIFO读写时钟信号的产生。编译通过实现功能。-Through a master clock signal the completion of asynchronous FIFO read and write clock signal generation. Compiler through the implementation function.
Coded_PNCOde
- PIC Microcom with wireless PN Code Generator Firmware source code with PIC21xx and Internal CLK
frequency
- frequency divider circuit divides the input frequency (clk) by various factors
YIM
- 一、实验目的 掌握I/O地址译码电路的工作原理。 二、实验原理和内容 译码输出端Y0～Y7在实验台上“I/O地址当CPU执行I/O指令且地址在280H～2BFH范围内，译码器选中，必有一根译码线输出负脉冲。利用这个负脉冲控制L7闪烁发光（亮、灭、亮、灭、……），时间间隔通过软件延时实现。 三、编程提示 1、实验电路中D触发器CLK端输入脉冲时，上升沿使Q端输出高电平L7发光，CD端加低电平L7灭。-1, experiment aims to master I/O addr
DS1820
- DS18B20单总线数字式温度传感器实验，实验连线时QD连P1.0，串并转换实验孔 DIN P3.0， CLK P3.1，LED两位显示，-DS18B20 single-bus digital temperature sensor experiment, experiment QD connection with P1.0, string and convert experimental hole DIN P3.0, CLK P3.1, LED 2 display,
CLK
- 针对8080 用汇编语言实现中断，以实现时钟功能-For the 8080 assembly language to achieve interruption, in order to achieve clock function
Cvolatile
- eee.std_logic_arith.all use ieee.std_logic_1164.all use ieee.std_logic_unsigned.all entity PL_auto1 is port ( clk:in std_logic --系统时钟 set,get,sel,finish: in std_logic --设定、买、选择、完成信号 coin0,coin1: in std_logic --5角硬币、1元硬币 price,quan
clk
- 二分之一分频器及其测试程序，是用modelsim仿真实现-One half of the divider and the test procedure is used modelsim Simulation
sy4
- D74LS74 JK74ls112. LIBRARY IEEE USE IEEE.STD_LOGIC_1164.ALL ENTITY D74LS74 is port(clk,clr,PRE,D:in std_logic QT,QTN:out std_logic) end ENTITY D74LS74 architecture bhv of D74LS74 is signal q,qn:std_logic signal x:std_logic
CLK
- 自己写的一个关于时钟，定时器等功能的头文件！直接在主程序里面调用就好了！-Use the watchdog timer interrupt and capture interrupt function frequency measurement!
74hc595
- 74HC595驱动程序 5个74HC595一起，CLK和DATA脚分别连起来，LATCH脚独立控制 -74HC595 driver 5 74HC595 together, CLK and DATA feet respectively link the, LATCH foot independent control
clk
- counting clk,, which count in increasing order..