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The-parameter-design-of-the-digital-phase-lock-loo
- 对于如何设计数字PLL的参数很有帮助. 分析了在最小等效噪声带宽,最小相位均方误差,以及最短锁定时间三种意义上的参数优化设计
Springer.CMOS.PLL.Synthesizers.Analysis.and.Design
- Springer出版的非常好的CMOS PLL (锁相环设计)方面的资料.-Springer.CMOS.PLL.Synthesizers.Analysis.and.Design.Nov.2004.eBook-LinG