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当前位置: 首页 资源下载 文档资料 搜索资源 - VHDL/FPGA/Verilog

搜索资源列表

  1. DDS

    1下载:
  2. 基于DDS原理的正弦信号发生器。用VERILOG语言实现,功能强大。-DDS based on the principle of sinusoidal signal generator. Using Verilog language and powerful.
  3. 所属分类:software engineering

    • 发布日期:2017-03-26
    • 文件大小:558736
    • 提供者:毛华站
  1. dds

    0下载:
  2. 基于FPGA的双路可移相任意波形发生器 Altera中国大学生电子设计文章竞赛获奖作品刊登-FPGA-based dual phase shifter can be arbitrary waveform generator Altera China Undergraduate Electronic Design Contest winning entries published articles
  3. 所属分类:software engineering

    • 发布日期:2017-04-10
    • 文件大小:1696262
    • 提供者:姜兆刚
  1. FPGA

    0下载:
  2. 基于 FPGA 的运动目标检测系统的研究与开发 希望有哪位朋友需要-FPGA-based Moving Target Detection System for a friend who would like to have necessary
  3. 所属分类:Document

    • 发布日期:2017-05-23
    • 文件大小:7645519
    • 提供者:maolei
  1. Verilog_PPT

    0下载:
  2. 东南大学Verilog讲义 Verilog 语言作为CPLD和FPGA开发语言,比VHDL相比有更多的优势.-Southeast University Verilog notes Verilog language as CPLD and FPGA development language than VHDL have more advantages in comparison.
  3. 所属分类:software engineering

    • 发布日期:2017-05-02
    • 文件大小:593959
    • 提供者:WP
  1. UART_DESIGN

    0下载:
  2. The use of hardware descr iption languages (HDLs) is becoming increasingly common for designing and verifying FPGA designs. Behavior level descr iption not only increases design productivity, but also provides unique advantages for design verif
  3. 所属分类:Development Research

    • 发布日期:2017-03-28
    • 文件大小:141596
    • 提供者:ltrko9kd
  1. FPGAFIR

    0下载:
  2. FPGA-based high-order FIR filter design
  3. 所属分类:Project Design

    • 发布日期:2017-05-16
    • 文件大小:4537221
    • 提供者:玉玲
  1. async_transmitter

    0下载:
  2. 该程序为RS232串口通信的VERILOG程序,在FPGA上已通过验证,在测试范围内误码率为0-The program for the RS232 serial port communications VERILOG procedures, the FPGA has been validated in the test range of bit error rate is 0
  3. 所属分类:Communication

    • 发布日期:2017-03-26
    • 文件大小:996
    • 提供者:su
  1. median

    0下载:
  2. 中值滤波的实现,该代码使用的是verilog 语言 module median(clk,reset,load,din,mult,dout,over,a3,b3,c3,a2,b2,c2,a1,b1,c1)-Median filter implementation, the code using verilog language module median (clk, reset, load, din, mult, dout, over, a3, b3, c3, a2, b2, c2, a1,
  3. 所属分类:Project Design

    • 发布日期:2015-07-05
    • 文件大小:2305
    • 提供者:刘文英
  1. FSM-design

    0下载:
  2. An overview of Finite State Machines. FSMs are an important aspect of FPGA and CPLD desig using VHDL and Verilog-An overview of Finite State Machines. FSMs are an important aspect of FPGA and CPLD desig using VHDL and Verilog
  3. 所属分类:software engineering

    • 发布日期:2017-04-08
    • 文件大小:62072
    • 提供者:johnp
  1. my_uart

    0下载:
  2. FPGA的串口程序,用verilog语言写的,没找到Verilog选项,放到VHDL里面了-USART in fpga
  3. 所属分类:software engineering

    • 发布日期:2017-04-14
    • 文件大小:4596
    • 提供者:小小
  1. baheyxj

    0下载:
  2. 由(Verilog或VHDL)所完成的电路设计,可以经过简单的综合与布局,快速的烧录至 FPGA 上进行测试-By (Verilog or VHDL) to complete the circuit design, synthesis and layout, can be a simple rapid burning to test on the FPGA
  3. 所属分类:Project Design

    • 发布日期:2017-05-03
    • 文件大小:554394
    • 提供者:zfq
  1. Xilinx

    0下载:
  2. 使用Xilinx的FPGA开发教程,Xilinx平台主要支持VHDL和Verilog的编程和实现。-Using Xilinx FPGA development tutorial, Xilinx platform is mainly supported by the programming and implementation of VHDL and Verilog.
  3. 所属分类:software engineering

    • 发布日期:2017-05-21
    • 文件大小:5993177
    • 提供者:Justin
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