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NiosII_implementation_in_CCD_C
- The concept of the Altera Nios II embedded processor implementation inside Field Programmable Gate Array [FPGA] of the CCD camera for the “Pi of the Sky” experiment is presented. The digital board of the CCD camera, its most important components, cur
medianfilter.rar
- 基于vhdl图像处理中值滤波器，关于图像处理的好文章。呵呵,VHDL-based image processing median filter, a good deal about graphics article Ha ha
aaa.rar
- EDA基于VHDL语言的数字频率计的设计及其仿真,EDA figure based on the VHDL language Cymometer Design and Simulation
lock.zip.zip
- 基于VHDL电子密码锁设计，数码管显示，比较有用的毕业设计，大家可以参考一下,VHDL-based design of electronic locks, digital display, more useful for the design of the graduation, we can refer to
DDS.rar
- 本设计基于数字频率合成技术,采用正弦查找表实现波形产生.直接数字频率合成技术（DDS）是一种先进的电路结构，能在全数字下对输出信号频率进行精确而快速的控制，DDS技术还在解决输出信号频率增量选择方面具有很好的应用，DDS所产生的信号具有频率分辨率高、频率切换速度快、频率切换时相位连续、输出相位噪声低和可以产生任意波形等诸多优点。 文中介绍了DDS的基本原理，对DDS的质谱及其散杂抑制进行了分析。程序设计采用超高速硬件描述语言VHDL描述DDS,在此基础上设计了正弦波、三角波、方波等信号
VHDL--testbench
- VHDL 的testbench 编写风格及技巧，有助利用modelsim做仿真，一看就会！-The testbench VHDL writing style and skills will help make using modelsim simulation, a look will be!
-VHDL
- 本报告分两部分： 1 由matlab计算FIR数字滤波器的滤波系数； 2 用VHDL语言设计逻辑电路，再通过QUARTUS II 软件，将各个模块的电路封装成期间，在顶层设计中通过连线，完成整个系统。 -FIR digital filters based on VHDL
encoder
- 此为介绍一光电编码器的学术论文，采用VHDL语言编写，介绍了4分频的实现。-This is the descr iption of the papers of a photoelectric encoder using VHDL language, introduced a 4-band implementation.
IIRfilterFPGA
- 介绍了IIR 滤波器的FPGA 实现方法,给出了 IIR 数字滤波器的时序控制、延时、补码乘法和累加四个模块的设计方法,并用VHDL和FPGA 器件实现了IIR 数字滤波。-Introduction of the IIR filter FPGA implementation method of IIR digital filter timing control, delay, multiplication and accumulation complement the four modules
DCM
- Xilinx公司诸多型号开发版中的一个模块，能够实现1到16次倍频和分频等功能。使用时现在ISE集成开发环境下利用VHDL进行例化。本文档为个人学习总结-Xilinx, a number of models developed version of a module, be able to achieve 1-16 times multiplier and divider functions. ISE now use integrated development environment for
elock
- 基于vhdl语言的电子密码锁设计。有代码-The design of electronic locks. Code
VHDLclock
- 这是用VHDL语言编写的数字钟。可以设置时分秒，还可以整点报时。-This is the VHDL language with the digital clock. When every minute can be set, but also the entire point of time.
vhdl
- 包含VHDL语言设计7人表决器电路和系检测器列-VHDL language contains 7 to vote on the design of circuit and the Department of detector out
qiangda
- l、设计用于竞赛的四人抢答器，功能如下： (1) 有多路抢答器，台数为四； (2) 具有抢答开始后20秒倒计时，20秒倒计时后无人抢答显示超时，并报警； (3) 能显示超前抢答台号并显示犯规警报； (4) 能显示各路得分，并具有加、减分功能； 2、系统复位后进入抢答状态，当有一路抢答键按下时，该路抢答信号将其余各路抢答封锁，同时铃声响，直至该路按键松开，显示牌显示该路抢答台号。 3、用VHDL语言设计符合上述功能要求的四人抢答器，并用层次设计方法设计该电路 -l, d
vhdl
- 电梯控制器的模块电路，其中一个很重要的模块，是txt格式的代码-Elevator controller module circuit, which is a very important module is the code txt format
vhdlfi
- fifo vhdl源码，高可靠性，带有格雷码同步，有需要可依进行参考！-fifo vhdl source, high reliability, with Gray-code synchronization, there is a need-based reference!
encog-core-1.1.0
- VHDL制作的ann的code，希望大家可以用来作为参考-VHDL produced ann of the code, hope that can be used as a reference
ModelSim_example
- modelsim仿真流程，附有两个源码（vhdl),做设计例子，按步骤操作并添加源码，即可看到仿真波形输出-ModelSim simulation process, with the two source code (vhdl), to do a design example, according to these steps and add the source, you can see the simulation waveform output
matlab_to_vhdlfpga
- 本文提出了加快发展之路 从理论设计,通过Matlab / Simulink环境 在定点算法对其行为模拟的 在FPGA或定制实现硅片。这个了 实现了netlist移植的Simulink系统 描述成的硬件描述语言[VHDL]。在这个例子中,这个 Simulink-to-VHDL转换器被设计来使用 代码来描述结构VHDL系统互连, 允许简单的行为说明基本模块。 结果VHDL bit-true交付后代码 比较定点Simu
VHDLtoVerilog
- VHDL转Verilog的小软件，绝对能用。转换效果还可以-VHDL to Verilog software