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扩频发射机
- 用Verilog实现扩频发射机
SPI-in-Verilog-implementation
- SPI的Verilog实现(非常的全面和详细，还带有SPI算法的注解).-SPI in Verilog implementation (a very full and detailed, but also with the SPI algorithm annotation).
DDS
- 基于DDS原理的正弦信号发生器。用VERILOG语言实现，功能强大。-DDS based on the principle of sinusoidal signal generator. Using Verilog language and powerful.
fre_ctrl
- 利用verilog语言，从上至下层次管理的设计思想；Verilog HDL的行为描述和结构描述,实现8位频率计，4个0检测修正电路的原理说明-The use of Verilog language, top-down hierarchical management design idea Verilog HDL descr iption of the behavior and structure of a descr iption of the realization of frequency
dds
- 自己收集的一些关于DDS的文章，主要讲述了DDS原理以及如何利用verilog实现DDS-To collect some of their articles on the DDS, the main principle on the DDS and how to use DDS to achieve verilog
DDCFPGA
- 针对DVB-T标准ETSI EN 300 744 V1.5.1,设计了可用于DVB-T接收整机的多速率DDC模块,并在FPGA中仿真实现.在复用数字振荡混频模块的基础上,根据输入信号的不同带宽(6M/8MHz)选择不同的抽取滤波器组完成抽取因子为3或4的多速率处理任务,利用两级半带滤波器(HBF)级联完成4倍抽取滤波,单级奈奎斯特滤波器完成3倍抽取滤波.-For the DVB-T standard ETSI EN 300 744 V1.5.1, designed for DVB-T recei
median
- 中值滤波的实现，该代码使用的是verilog 语言 module median(clk,reset,load,din,mult,dout,over,a3,b3,c3,a2,b2,c2,a1,b1,c1)-Median filter implementation, the code using verilog language module median (clk, reset, load, din, mult, dout, over, a3, b3, c3, a2, b2, c2, a1,
RS_decode
- RS编译码算法的实现 RS 码以其强大的纠突发错能力, 被广泛应用于各种差错控制场合。本文讨论了RS 码的编码和译码算 法及其软件实现。-Implementation of RS encoding and decoding algorithm for RS codes with its powerful burst error correcting capabilities, error control is widely used in various occasions. This
BasedontheHDB3encoderverilogimplementation
- 基于verilog的HDB3编码器的实现-Based on the HDB3 encoder verilog implementation
crc_explain
- 循环冗余校验 CRC 的算法分析和程序实现。通信的目的是要把信息及时可靠地传送给对方，因此要求一个通信系统传输消息必须可靠与快速，在数字通信系统中可靠与快速往往是一对矛盾。为了解决可靠性，通信系统都采用了差错控制。本文详细介绍了循环冗余校验CRC（Cyclic Redundancy Check）的差错控制原理及其算法实现-Cyclic Redundancy Check
floatmul
- 用verilog实现三十二位浮点数算法，通过状态机的方法实现。-32 floating-point implementation using verilog algorithm, the method adopted by the state machine implementation.
verilog_dpll_
- 该源代码是用FPGA实现数字锁相环的逻辑，有需要的可以借鉴参考一下。-The source code is to use FPGA implementation of digital phase-locked loop logic, those in need can draw reference.
103244864FIR_filter_DA_machine
- 简易fir滤波器，采用分布式算法实现，verilog-Simple fir filter using distributed algorithm, verilog
gaijinjuzhenqiuniFPGA
- 改进的矩阵求逆的FPGA设计和实现（文章）感觉写得很不错-Improved matrix inversion of the FPGA design and implementation (article) wrote very good feeling
CRC算法原理及其Verilog实现
- CRC校验在许多场合都会用到,该文档详细地描述了如何实现CRC算法，是技术开发人员的好帮手
三角函数的Verilog HDL语言实现
- 以Actel FPGA作为控制核心，通过自然采样法比较1个三角载波和3个相位差为1 200的正弦波，利用Verilog HDL语言实现死区时间可调的SPWM全数字算法，并在Fushion StartKit开发板上实现SPWM全数字算法。(With Actel FPGA as the control core, between 1 and 3 triangular carrier phase difference of 1200 sine wave by natural sampling, rea
div1_feng
- 用verilog实现除法的功能，其中可以实现整数的除法，并有小数的表示。(verilog divider function ise fpga frequency)
Verilog-数字频率计
- 实现了利用verilog在FPGA系统上实现的数字频率计，三个档位可供选择。(The digital frequency meter implemented on the FPGA system by Verilog is realized, and three files can be selected.)
Verilog实现IIC通信协议
- Verilog实现IIC通信协议，里面有master和slave以及仿真的Verilog源码
Verilog实现IIC通信协议
- Verilog实现IIC通信协议，里面有IIC master和slave的源码，以及testbench仿真的代码