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  1. clk

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  2. 1. 完成时/分/秒的依次显示并正确计数,利用六位数码管显示; 2. 时/分/秒各段个位满10正确进位,秒/分能做到满60向前进位,有系统时间清零功能; 3. 定时器:实现整点报时,通过扬声器发出高低报时声音; 4. 时间设置,也就是手动调时功能:当认为时钟不准确时,可以分别对分/时钟进行调整; 5. 闹钟:实现分/时闹钟设置,在时钟到达设定时间时通过扬声器响铃。有静音模式。
  3. 所属分类:软件工程

    • 发布日期:2008-10-13
    • 文件大小:1.58kb
    • 提供者:dlkfjalk
  1. cu1

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  2. a control unit with clk rst op_code rd1 rd2 wr op_alu en_alu mux_cut
  3. 所属分类:Software Testing

    • 发布日期:2017-03-31
    • 文件大小:696byte
    • 提供者:TS80s
  1. clk

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  2. 一个单片8051及74HC164组成的简单时钟,可以了解定时器及中断,以及串口数据传输。-I don t konw english
  3. 所属分类:software engineering

    • 发布日期:2017-04-04
    • 文件大小:59.23kb
    • 提供者:*
  1. median

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  2. 中值滤波的实现,该代码使用的是verilog 语言 module median(clk,reset,load,din,mult,dout,over,a3,b3,c3,a2,b2,c2,a1,b1,c1)-Median filter implementation, the code using verilog language module median (clk, reset, load, din, mult, dout, over, a3, b3, c3, a2, b2, c2, a1,
  3. 所属分类:Project Design

    • 发布日期:2015-07-05
    • 文件大小:2.25kb
    • 提供者:刘文英
  1. STUDENTS_SCORE

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  2. Specifications 1. Top module name :SS (File name : SS.v) 2. Input pins: CLK, RESET, IN_VALID, INPUT [6:0] - 2 - 3. Output pins: OUT_VALID, OUTPUT [6:0] 4. Synchronous active high RESET is used, and no latch design is allowed. 5. All input
  3. 所属分类:Project Design

    • 发布日期:2017-05-13
    • 文件大小:3.2mb
    • 提供者:chen-che,wemg
  1. single-clk-syncram-asyncrd

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  2. Aplication with RAM sincronous in VHDL
  3. 所属分类:software engineering

    • 发布日期:2017-04-02
    • 文件大小:546byte
    • 提供者:j
  1. For2008a

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  2. ACOUNT: 用于A 方向灯的时间显示,8 位,可驱动两个数码管; BCOUNT: 用于B 方向灯的时间显示,8 位,可驱动两个数码管。*/ module traffic(CLK,EN,LAMPA,LAMPB,ACOUNT,BCOUNT) output[7:0] ACOUNT,BCOUNT -reg[7:0] numa,numb reg tempa,tempb reg[2:0] counta,countb reg[7:0] ared,ayellow,agr
  3. 所属分类:software engineering

    • 发布日期:2017-05-19
    • 文件大小:5.13mb
    • 提供者:kiss123
  1. digital-paobiao

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  2. 是在50M CLK 下实现的,通过在数码管上实现进位显示-Digital PaoBiao,which works in the 50 M CLK is under implementation, through pipes in the digital realization that carry
  3. 所属分类:software engineering

    • 发布日期:2017-04-02
    • 文件大小:388.92kb
    • 提供者:唐雅
  1. ADC_Matlab

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  2. 讀取adc的五個輸出,分別為adoQ、adoI、FlagQ、FlagI以及clk-Read the adc of five output were adoQ, adoI, FlagQ, FlagI clk
  3. 所属分类:Project Design

    • 发布日期:2017-12-07
    • 文件大小:1.1kb
    • 提供者:陳弘
  1. clk_div

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  2. a code for slow down the clk of fpga
  3. 所属分类:Project Design

    • 发布日期:2017-12-03
    • 文件大小:10.98kb
    • 提供者:asdasdy
  1. CLK

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  2. outer circle design for road
  3. 所属分类:Project Design

    • 发布日期:2017-12-07
    • 文件大小:552byte
    • 提供者:er_manojbisht
  1. vhdl

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  2. library ieee use ieee.std_logic_1164.all entity decoder is port (clk:in std_logic clr:in std_logic data_in:in std_logic --待解码信元输入端; data_out:out std_logic) --解码信元输出端; end decoder architecture behave of decoder is component dff2
  3. 所属分类:software engineering

    • 发布日期:2017-11-14
    • 文件大小:369.47kb
    • 提供者:刘轩赫
  1. vhdlll

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  2. 八位数码管扫描显示程序,要求显示12345678 间隔四秒显示56789ABC 间隔四秒显示3456789A 再隔4秒显示 -LIBRARY IEEE USE IEEE.STD_LOGIC_1164.ALL USE IEEE.STD_LOGIC_UNSIGNED.ALL ENTITY chenyongqiang IS PORT ( CLK : IN STD_LOGIC SG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) 段控制信号输出
  3. 所属分类:software engineering

    • 发布日期:2017-04-06
    • 文件大小:819byte
    • 提供者:hsing
  1. clk

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  2. it is a code for clk cycle and it use for another project
  3. 所属分类:Project Design

    • 发布日期:2017-04-12
    • 文件大小:662byte
    • 提供者:fatima
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