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parityCHECK
- 用VHDL实现3位二进制信息码的并行偶发生及校验电路-VHDL implementation with three parallel binary code information and calibration circuit even happened
RS-decoder-circuit-reconfigurability
- 介绍了基于线性反馈位移寄存器的编码原理及可重构改进方法。通过乘法和加法的迭代运算实现了伴随多项式的并行运算。采用改进欧几里德算法求解关键方程,运用钱氏搜索算法实现了错误位置的查找,并提出以上两种算法的可重构计算结构。-Introduced based on linear displacement of the code register feedback principle and reconfigurable improvement methods. Through the multiplic
S7-200biancheng
- 模拟电位器 H–2 H.2 怎样使用高速计数器 H–6 H.3 自由通信口模式的简单应用 H–10 H.4 处理脉宽调制 H–13 H.5 可逆电动机起动器电路――适用于改变三相交流感应电动机旋转方向 H–16 H.6 步执行顺序（事件鼓定时器） H–19 H.7 S7-200用自由通信口模式和并行打印机连接 H–23 H.8 通过自由通信口模式接受条形码阅读器的信息 H–27 H.9 集成脉冲输出通
s7-200bcc
- 模拟电位器 H–2 H.2 怎样使用高速计数器 H–6 H.3 自由通信口模式的简单应用 H–10 H.4 处理脉宽调制 H–13 H.5 可逆电动机起动器电路――适用于改变三相交流感应电动机旋转方向 H–16 H.6 步执行顺序（事件鼓定时器） H–19 H.7 S7-200用自由通信口模式和并行打印机连接 H–23 H.8 通过自由通信口模式接受条形码阅读器的信息 H–27 H.9 集成脉冲输出通
Design-of-LDPC-codes-on-FPGA
- 小论文《基于FPGA的（3,6）LDPC码并行译码器设计与实现》实现了码率为1/2，帧长为1008bits的规则（3,6）LDPC码译码器-Design and Implementation of Parallel Architectures Decoder for（3,6）LDPC Codes Based on FPGA code rate of 1/2 and block length of 1008 bits has been implemented based on FPGA(S
slm_modified
- matlab code for slm in the ofdm system .OFDM is a frequency-division multiplexing (FDM) scheme used as a digital multi-carrier modulation method. A large number of closely spaced orthogonal sub-carrier signals are used to carry data on several parall
QC-LDPC-decoder-FPGA
- 文章提出了一种可以兼容不同码率规则和非规则准循环低密度校验码(LDPC)的部分并行译码结构, 用Verilog语言开发，基于该部分并行结构在Altera公司的StratixII-EP2S90器件上验-This paper presents a part of different bit rates can be compatible with the rules and irregular quasi-cyclic low density parity check code (LDPC) de