文件名称:Design-of-LDPC-codes-on-FPGA
-
所属分类：
- 标签属性：
- 上传时间：2012-11-16
-
文件大小：180.77kb
-
已下载：1次
-
提 供 者：
-
相关连接：无下载说明：别用迅雷下载，失败请重下，重下不扣分！
介绍说明－－下载内容来自于网络，使用问题请自行百度
小论文《基于FPGA的（3,6）LDPC码并行译码器设计与实现》实现了码率为1/2，帧长为1008bits的规则（3,6）LDPC码译码器-Design and Implementation of Parallel Architectures
Decoder for（3,6）LDPC Codes Based on FPGA
code rate of 1/2 and block length of 1008 bits has been implemented based on FPGA(StatixⅡ-EP2S30F484C3)
of Altera
Decoder for（3,6）LDPC Codes Based on FPGA
code rate of 1/2 and block length of 1008 bits has been implemented based on FPGA(StatixⅡ-EP2S30F484C3)
of Altera
(系统自动生成,下载前可以参看下载内容)
下载文件列表
| 文件名 | 大小 | 更新时间 |
|---|---|---|
| 基于FPGA 的（3 | 6）LDPC 码并行译码器设计与实现.pdf |
1999-2046 搜珍网 All Rights Reserved.
本站作为网络服务提供者，仅为网络服务对象提供信息存储空间，仅对用户上载内容的表现方式做保护处理，对上载内容本身不做任何修改或编辑。