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搜索资源 - Finite-state machine
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有限状态机的设计——LCD显示控制实验，用VHDL编写程序，整片报告,Finite state machine design- LCD display control experiments, using VHDL programming, the whole report
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有限状态机工作原理、设计方法、步骤等精要说明-Finite state machine working principle, design method, such as Essentials of steps to explain
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有限状态机状态转换，模拟实现状态转换使用hashtable-Finite state machine state transitions
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各种有限状态机的设计。
VHDL源代码。
-All kinds of finite state machine design. VHDL source code.
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含有各类寄存器，AD和DA转换器，各种算法，有限状态机，还些许组合逻辑电路设计代码-Containing various types of registers, AD and DA converters, a variety of algorithms, finite state machine, but also some combinational logic circuit design code
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Designing a synchronous finite state machine (FSM) is a common task for a digital
logic engineer. This paper discusses a variety of issues regarding FSM design using
Synopsys Design Compiler. Verilog and VHDL coding styles are presented, and
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基于FPGA有限状态机的数据采集系统，实现对高速AD转换的控制。-FPGA-based finite state machine of the data acquisition system for high-speed AD conversion control.
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AC多模式匹配算法的CUDA实现
Aho-Corasick算法是基于有穷状态自动机的多模式匹配算法-AC multi-pattern matching algorithm CUDA implementation Aho-Corasick algorithm is a finite state machine based on the multi-pattern matching algorithm
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finite state machine design
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有限状态机在嵌入式软件中的应用
简述了有限状态及的基本概念和传统理论，提出了利用有限状态机进行程序设计的基本思想。-Finite state machine in the embedded software
Finite state and the basic concepts and theories, the basic idea of the finite state machine programming.
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Verilog三段式状态机.pdf
Verilog时序电路及状态机设计.ppt
Verilog有限状态机设计.ppt
状态机.ppt
用状态机原理进行软件设计.pdf
有限状态机.pdf
有限状态机.ppt
状态机原理及用法.pdf
对状态机初学者有帮助。
-Verilog three-state machine the pdf Verilog Sequential Circuits and the state machine design. Ppt Veri
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本文的重点就在于，怎样利用状态机原理进行程序设计。本文会先给出普通
的、一个平面上的FSM（有限状态机）的概念和实例，并指出其中的一些缺点，
然后引出本文的重点HSM（层次状态机）的概念和设计方法。为了使本文既可以
作为设计方法的参考，又可以作为实现方法的参考，本文会给出FSM和HSM的
C语言实现-The focus of this article is that, and how to make use of the principle of the state machin
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基于Verilog语言的，用有限状态机实现Uart，很实用-UART design based on finite state machine
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Finite State Machine Datapath Design Optimization and Implementation
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finite state machine in verilog use quartus to program it into FPGA
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VHDL语言 有限状态机交通灯的设计 有限状态机设计部分-VHDL language finite state machine design of traffic lights finite state machine design part
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This program can determin very accurately the nature of the user input,
it detects whether it is an integer, a float, a number in scientific notation
or simply an invalid input. To be capable of doing this the program uses a simple FSM
(Fini
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单片机有限状态机的设计技术相关文章资料，状态机设计可以降低循环时间-finite state machine design technongy
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有限状态机，程序基本框架，需用户自行添加状态转换条件等-finite state machine
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有限状态机又称有限状态自动机，简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。它反映从系统开始到现在时刻的输入变化，转移指示状态变更，并且用必须满足来确使转移发生的条件来描述它；动作是在给定时刻要进行的活动的描述。(Establish basic finite state machine)
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