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搜索资源 - Frame synchronization
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802.11a帧检测源码，包括帧同步，书上光盘带的源码。-802.11a frame detection source, including frame synchronization, books, CD-ROM with source code.
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使用FPGA/CPLD设置语音AD、DA转换芯片AIC23，FPGA/CPLD系统时钟为24.576MHz
1、AIC系统时钟为12.288MHz，SPI时钟为6.144MHz
2、AIC处于主控模式
3、input bit length 16bit output bit length 16bit MSB first
4、帧同步在96KHz-The use of FPGA/CPLD set voice AD, DA conversion chip AIC23, FPGA/
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in his name
this code is simulation of cox algorithm for ofdm synchronization in WIMAX down link systems.
it send 2 frame via awgn channel and uses from correlation to detect the beginning of frame.
.-in his name
this code is simulat
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PCM采编器,帧长64字，字长为8位，地址分配如下： 帧同步码 0，1路 模拟通道 2-50路 数字通道 51-63路,串行输出数据，输出地址，模拟通道片选，数字通道片选-PCM editing device, frame length 64 characters, word length of 8-bit address as follows: frame synchronization yards 0,1 analog channels 2-50 channel digital channe
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一个完整的巴克吗帧同步检测程序。并且包含同步保护，同步判断检测等功能，可直接运用。程序包含注释和仿真说明，验证通过具有不错的效果。-Buck do a complete frame synchronization detection program. And includes synchronization protection, synchronization to determine detection and other functions, can be directly used. S
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各种同步实验及系统设计。包括：同步载波提取、帧同步信号提取实验、位同步信号提取实验以及衰落信道帧同步电路设计与实现和位同步的提取方法设计。-Various synchronization experiment and system design. Including: synchronous carrier extraction, frame synchronization signal extraction experiments, bit synchronization signal ext
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通信系统仿真中，用于生成同步训练序列,第一帧产生短训练序列，第二帧产生长训练序列。-To generate the synchronization training sequence in the simulation of Communication system.the first frame is used to produce short training sequence, the second frame to give a long training sequence.
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该模型实现了一个通用的OFDM TX和RX，这是不依赖于任何特定的行业标准。该模型的目标是开发和研究不断（不是“突发”）载波同步和定时跟踪方案。该技术纳入然后可以扩展和修改，以标准的具体通讯套件。该模型采用了“收购”技术，它利用了循环前缀相关属性，以赶在试图完成罚款跟踪算法一帧的边界粗略的估计。该模型实现了一个16点64循环前缀的OFDM载波波形。在OFDM符号有16个飞行员，3后卫音（0，带边幅），并使用45 QAM的剩余数据流4。
这包括最新型的衰落信道，误码率计算，并
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ofdm系统中的完整帧同步模块，基于verilog实现。-ofdm system full frame synchronization module, based on verilog implementation.
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系统同步的matlab程序，载波同步，符号同步，帧同步-Synchronization of the matlab program, carrier synchronization, symbol synchronization, frame synchronization
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本程序实现了PCM30的帧同步和失步检测，采用verilog编程，包含了工程文件。-This procedure achieved PCM30 frame synchronization and detection step, using verilog programming, includes the project file.
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分析帧同步算法，提供帧同步的状态机实现图以及得到的正确仿真图形。-Analysis of frame synchronization algorithm, to provide frame synchronization state machine implementation plans and get the correct simulation graphics.
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基于能量差分的ofdm帧同步算法matlab程序，可以运行-OFDM frame synchronization based on energy difference of the received preamble，can run
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dsss有关的位同步帧同步数字锁相法实现位同步-dsss the bit synchronization method to achieve frame synchronization bit synchronous digital lock
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FPGA 帧同步源代码 调试无错误 ALTERA 平台-Frame synchronization
FPGA
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OFDM系统中的帧同步算法和理论分析，很好的学习材料-Frame synchronization in OFDM system algorithms and theoretical analysis, a very good learning materials
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引入了D 触发器的长帧同步时钟的产生,其是一个时钟分频的例子，特别提醒了如何在程序中引入触发器，适合初学者引用。-The introduction of the D flip-flop of long frame synchronization clock generation, it is an example of a clock divider, remind how the introduction of the program
Trigger reference for begin
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原创，帧同步器的Verilog代码，在FPGA上验证实现过，无误。作为通信系统帧传输的仿真，有限状态机同步态和失步态的切换仿真。-Original Verilog code for frame synchronization, verify the implementation on the FPGA, and correct. Frame transmission as the communication system simulation, finite state machine sync
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用verilog语言编写的帧同步搜索电路，输入数据data为8 bit并行数据流，基本结构为数据帧，帧长为10字节，帧同步字为H“FF”。clk为输入同步时钟。-Verilog language for frame synchronous search circuit, the input data is data for the 8-bit parallel data stream, the basic structure of the data frame, the frame lengt
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帧同步状态机主要是为了克服通信中可能出现的各种意外情况，包括信号丢失、信道误码等造成的通信中断，尽量维护正常的通信的进行。当系统启动后，同步状态机处于失步态，并且不断搜索输入信号中的有效同步模式（“10011011”），一旦当其找到一个有效的同步模式后，进入预同步态；在预同步态还不能完全确定当前找到的帧开始位置（由同步模式确定的位置）是正确的，还需要继续检查2个相隔一个帧长（256个时钟）后的位置是否仍然存在有效的同步模式，如果存在那么同步状态机将进入同步态，否则将返回失步态继续搜索下一个有效的
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