CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 资源下载 搜索资源 - Frequency multiplier vhdl

搜索资源列表

  1. bei

    0下载:
  2. 应用VHDL语言写的倍频器,通过对高频信号的分频得到较低频率信号的倍频-Applications written in VHDL multiplier, high-frequency signals through low frequency signal divided by the frequency
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:1134
    • 提供者:胡佳
  1. pll(FPGA)

    1下载:
  2. 利用VHDL语言对FPGA进行锁相环倍频,经调试已经在开发板上实现倍频-The FPGA using VHDL language PLL frequency multiplier, the debug board has been achieved in the development of frequency
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-25
    • 文件大小:361472
    • 提供者:huangshaobo
  1. CyclonePLL

    1下载:
  2. Cyclone™ FPGA具有锁相环(PLL)和全局时钟网络,提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出,进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件,就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。 PLL常用于同步内部器件时钟和外部时钟,使内部工作的时钟频率比外部时钟更高,时钟延迟和时钟偏移最小,减小或调整时钟
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-25
    • 文件大小:554027
    • 提供者:裴雷
  1. clk

    0下载:
  2. 现代电子系统课程设计 基于DDS技术利用VHDL设计并制作一个数字式移相信号发生器。 (1)基本要求: a.频率范围:1Hz~4kHz,频率步进为1Hz,输出频率可预置。 b.A、B两路正弦信号输出,10位输出数据宽度 c.相位差范围为0~359°,步进为1.4°,相位差值可预置。 d.数字显示预置的频率(10进制)、相位差值。 (2)发挥部分 a.修改设计,增加幅度控制电路(如可以用一乘法器控制输出幅度)。 b.输出幅度峰峰值0.1~3.0V,步距0
  3. 所属分类:Windows Kernel

    • 发布日期:2017-03-28
    • 文件大小:174787
    • 提供者:耳边
  1. freqm

    0下载:
  2. frequency multiplier
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-28
    • 文件大小:83540
    • 提供者:nattu
  1. statemachine

    0下载:
  2. 基于状态图的光电编码器4倍频vhdl程序,输入相位差90度的两相,输出倍频和方向信号-Based on the state of the optical encoder Figure 4 multiplier vhdl procedure, enter a 90-degree phase difference of two-phase, frequency and direction of the output signal
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:865
    • 提供者:pudn
  1. DDS-baseddesignofthesinusoidalsignalgenerator

    0下载:
  2. 本设计采用AT89552单片机,辅以必要的模拟电路,实现了一个基于直接数字频率合成技术(DDS)的正弦谊号发生器。设计中采用DDS芯片AD9850产生频率1KHZ~10MHZ范围内正弦波,采用功放AD811控制输出电压幅度, 由单片机AT89S52控制调节步进频率1HZ。在此基础上,用模拟乘法器MC1496实现了正弦调制信号频率为1KHZ的模拟相度调制信号;用FPGA芯片产生二进制NRZ码,与AD9850结合实现相移键控PSK、幅移键控ASK、频移镇键FSK。-AT89552 the singl
  3. 所属分类:Project Design

    • 发布日期:2017-03-29
    • 文件大小:209208
    • 提供者:何蓓
  1. sanfenpin

    0下载:
  2. verilog 三分频 分频器是FPGA设计中使用频率非常高的基本设计之一,尽管在目前大部分设计中,广泛使用芯片厂家集成的锁相环资源,如altera 的PLL,Xilinx的DLL.来进行时钟的分频,倍频以及相移。-verilog-third of the frequency divider is a FPGA design, very high frequency of use, one of the basic design, although most of the designs in
  3. 所属分类:source in ebook

    • 发布日期:2017-03-28
    • 文件大小:779
    • 提供者:杨化冰
  1. Crossover

    0下载:
  2. 分频器的设计,包含普通分频器和占空比为50 的奇数分频 ;4位乘法器的VHDL程序;-Crossover design, including general divider and the duty cycle of 50 of the odd frequency 4-bit multiplier VHDL procedures
  3. 所属分类:Other systems

    • 发布日期:2017-03-30
    • 文件大小:8329
    • 提供者:倪明
  1. pinlvji_LCD1602

    0下载:
  2. 一个完整的已经过测量和验证的VHDL程序,测量范围从1Hz到1GHz的频率计,也可以当做计数器,通过LCD1602显示频率值,四路独立按键可以控制输出不同的频率值、控制对应的独立LED亮灭、控制蜂鸣器发声。输入的晶振频率是25MHz,不符合请自行在倍频器中更改参数。-Has been a complete VHDL program measurement and verification, measurement range from 1Hz to 1GHz frequency counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1100475
    • 提供者:lcl
搜珍网 www.dssz.com