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Des2Sim
- 本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程，作为我这一段 时间自学 FPGA/CPLD 的总结，如果有什么不正确的地方，敬请各位不幸看到这篇文章的 大侠们指正，在此表示感谢。当然，这是一个非常简单的时序逻辑电路实例，主要是详细 描述了一些软件的使用方法。文章中涉及的软件有Synplicity 公司出品的Synplify Pro 7.7.1； Altera 公司出品的 Quartus II 4.2；Mentor Graphics 公司出品的 ModelSim
paobiao
- 软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 这个实例实现通过ModelSim工具实现一个具有“百分秒，秒，分”计时功能的数字跑表； 2. 工程在project文件夹中，双击paobiao.ise文件打开工程； 3. 源文件在rtl文件夹中，paobiao.v为设计文件，paobiao_tb.tbw是仿真测试文件； 4. 打开工程后，在工程浏览器中选择paobiao_tb.tbw，在Process View中双击“Simulation
sim.rar
- 通用的循环码编码器和（7,4）循环码译码器。采用VERILOG HDL编写，通过硬件验证。需使用modelsim 5.6仿真,Common cyclic code encoder and (7,4) cyclic code decoder. VERILOG HDL preparation used by the hardware verification. Need to use simulation modelsim 5.6
ModelSim.SE.6.6b.Keygen
- 1- Run MakeLic.bat file. 2- Copy licensefile.dat to a suitable place. 3- Define a user environment variable and name it LM_LICENSE_FILE . It must point to your license file. 4- Have fun )-1- Run MakeLic.bat file. 2- Copy licensefile.dat to
modelsim_6.3f_6.4b_6.5_crck.ra
- 目前这个生成的key在modelsim se 6.3f 6.4b 6.5测试没问题。因为这几个版本是我逐步升级的，应该说从6.3f~6.5的都可以用。测试环境为windows xp sp3. vista没有测试。按理说是一样的。使用过程中遇到的一些问题的解决办法关于key里面生成中文字符的情况产生原因是，windows当前用户名和主机名是中文，修改之后重新生成一次。在安装的时候要设置环境变量LM_LICENSE_FILE，指向lincense的的路径和文件名。需要在cmd下使用modelsim的
Modelsim6.4a-Crack_QII90
- Modelsim-ALTERA 6.4a （配合QuartusII 9.0) crack详细说明 Modelsim-ALTERA 6.4a的详细破解说明，步骤有点麻烦哦，仔细按PDF里说明的做就OK了-Modelsim-ALTERA 6.4a detailed descr iption of steps to break, a little trouble Oh, carefully press the PDF illustrated do OK
TestBench
- 怎样写testbench 本文的实际编程环境：ISE 6.2i.03 ModelSim 5.8 SE Synplify Pro 7.6 编程语言 VHDL 在ISE 中调用ModelSim 进行仿真-、assert (s_cyi((DWIDTH-1)/4) = 0 ) and (s_ovi = 0 ) and (s_qutnt = conv_std_logic_vector(v_quot,DWIDTH)) and (s_rmndr = conv_std_log
Verilog1C21B21A4_1237797332
- Verilog HDL Introduction 1.1 Verilog HDL Introduction 1.2 The basic concept of using the Verilog 1.3 Verilog HDL design concept of modular and hierarchical 1.4 Gate-level design module 1.5 data processing module design 1.6 Behavior Model
dct
- all ok...4 Dec 2009 ... In this method the 2-Dimensional DCT is obtained by taking two ... column-wise 1D DCT is ascertained which gives the 2D DCT of the data. ... The design is done in Verilog HDL and the simulation is done in Modelsim 6.3b.
encoder_Z64_all_rate
- Wimax矩阵的LDPC编码器，已通过modelsim仿真测试，并前在altera的FPGA板上通过测试,码率5/6，可进入代码内部修改参数，支持2/3,3/4其他2个码率，数据吞吐量为700M-Wimax based LDPC encoder, modelsim simulation passed, also passed on altera FPGA board, code rate 5/6, also support 2/3,3/4, throughout 700m
RS232
- （6）实验6：串口通讯实验，完整的设计工程文件在RS232文件夹下二、运行环境 程序在以下环境调试通过： （1）Windows XP； （2）Altera公司的Quartus II 8.0 for windows； （3）Altera公司的Nios II 8.0 IDE for windows； （4）Mentor公司的ModelSim SE 6.0；-(6) (2) Altera Corporation Quartus II 8.0 for windows Exp
I2C_EEPROM
- 1. 本测试是夏宇闻 verilog数字系统设计教程，中的例程。 2. 编译环境Quartusii 3. 仿真环境Modelsim se 6.5d 4. 可综合部分已经经过quartus 验证正确 5. 仿真部分通过将I2C模块与一个EEPROM模型组合，通过时序仿真-EEPROM_I2C Verilog
Example-b8-1
- 使用ModelSim对Altera设计进行功能仿真的简要操作步骤 1.建立仿真工程 2.Altera仿真库的编译与映射 3.编译HDL源代码和Testbench 4.启动仿真器并加载设计顶层 5.打开观测窗口，添加信号 6.执行仿真-Using ModelSim Altera design for functional simulation brief Procedure 1. Create a simulation project Compilation and map
Example-b8-2
- 使用ModelSim对Altera设计进行时序仿真的简要操作步骤 1.建立工程，设置仿真工具选项参数 2.使用Quartus II编译工程 3.建立仿真工程 4.Altera仿真库的编译与映射 5.编译HDL源代码和Testbench 6.启动仿真器并加载设计顶层 7.打开观测窗口，添加信号 8.执行仿真-Using ModelSim Altera design for timing simulation of brief steps 1. Establish pro