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TS_Process_V1.0
- DVB 加扰软件，对TS流文件进行加扰，符合DVB标准-it s a dvb scramble software . it can scrambling ts stream file ,which apply for dvb standards
xapp514_aes3-audio
- DVB数字音频接口(AESEBU)encoder源码,包括VHDL和VERILOG,基于XILINX FPGA,已验证.-AES-EBU interface,VHDL,VERILOG
DDCFPGA
- 针对DVB-T标准ETSI EN 300 744 V1.5.1,设计了可用于DVB-T接收整机的多速率DDC模块,并在FPGA中仿真实现.在复用数字振荡混频模块的基础上,根据输入信号的不同带宽(6M/8MHz)选择不同的抽取滤波器组完成抽取因子为3或4的多速率处理任务,利用两级半带滤波器(HBF)级联完成4倍抽取滤波,单级奈奎斯特滤波器完成3倍抽取滤波.-For the DVB-T standard ETSI EN 300 744 V1.5.1, designed for DVB-T recei
dvb_S_encoder_mb86391
- circuit video encoder mpeg ts for dvb s, base on fujitsu MB86391
rs_encoder
- reed solomon encoder used in DVB verilog code.
dvb_s2_ldpc_decoder_latest.tar
- 用于数字电视机顶盒的DVB-S2的LDPC编码的解码模块，verilog代码-For digital TV set-top boxes of DVB- S2 LDPC coding, decoding module of verilog code
asi_tx
- 用FPGA构造的DVB-ASI发送模块,Verilog代码,本人亲自测试通过.-Using FPGA configuration DVB-ASI transmit module, Verilog code, I personally tested.
Detection0X47
- verilog DVB 扰码设计 0x47-verilog DVB- scrambling design
rs_200_168
- Verilog实现的DVB（200,168）的RS编解码程序，xilinx 平台，经过验证(Verilog implementation of DVB (200168) RS codec program, Xilinx platform, verified)