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脉冲记时CPLD
- 工作原理： 脉冲输入，记录30个脉冲的间隔时间（总时间），LED显示出来，牵涉到数码管的轮流点亮，以及LED的码。输入端口一定要用个 74LS14整一下，图上没有。数码管使用共阴数码管。MAXPLUS编译。 测试时将光电门的信号端一块连接到J2口的第三管脚，同时第一管脚为地，应该与光电门的地连接（共地）。 开始测试： 按下按键，应该可以见到LED被点亮，指示可以开始转动转动惯量盘，等遮光片遮挡30次光电门后， LED熄灭，数码管有数字显示，此为时间值，单位为秒，与智
cpld(huaqi)
- 上海外滩看到的最大的LED显示屏的内核源代码，主要是完成视频信号的远距离传输的编解码与接口转换
cpld
- 这是个的VHDL点亮LED的程序，大家一齐分享吧
fpga_docu.rar
- CPLD/FPGA 入门文档。国内某知名fpga开发商编写的基础教程，共18篇。从使用fpga如何点亮led灯到VGA到8051内核使用方法。如果您是打算学习cpld/fpga，建议先阅读这些文章再选择采购开发板。,CPLD/FPGA entry documents. FPGA developers a well-known domestic basis for the preparation of curricula, a total of 18. From how to use the FP
cpldfpga
- 《CPLDFPGA嵌入式应用开发技术白金手册》源代码，涉及FPGA/CPLD的各个方面，键盘扫描，LED扫描等简单程序及滤波器等的设计-" CPLDFPGA platinum embedded application development technology handbook" source code, related to FPGA/CPLD all aspects of the keyboard scanning, LED scanning filters, such
cpld
- CPLD VHDL 数码管程序 流水灯程序 时钟程序 -CPLD VHDL program LED lights water clock procedures procedures CPLD VHDL program LED lights process water clock procedures
deCPLDVHDLshijong
- 基于CPLD的VHDL语言数字钟（含秒表）设计 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。 -CPLD based on the VHDL language di
48led
- 此软件用的是QuartusII 5.1的环境编写的CPLD内的程序，CPLD用的是EPM7128，实现的功能是对计算机的ISA总线读写操作，计算机通过ISA总线，再通过CPLD，来控制LED的亮和灭-This software is used in the preparation of QuartusII 5.1 environment within the CPLD procedures, CPLD using EPM7128, the function of the realization
CPLD
- AHDL 编写 的 EPM7218 程序，实现LED控制-EPM7218 prepared AHDL program and achieving LED control
colour-LED-CPLD
- 一个基于CPLD的彩灯控制器，设计原理及部分代码-CPLD-based Lantern controller, design principles and some of the code
s3esk_startup
- 利用kcpsm3控制lcd显示 平台：ise 10.1， picoblaze， Spartan3e 开发板 说明：综合按键和lcd、led的功能，思想简单，需要新技术，适合想在fpga方面深造的人。-using kcpsm3 for lcd display platform: ise 10.1， picoblaze， Spartan-3E FPGA Starter Kit Board comment: involve lcd/led/switch, simple mind bu
Cymometer
- Verilog 编写的频率计，使用8位LED作为显示，Quartus II 6.0的工程文件。保证好用，EPM240T的芯片。使用了66 的资源。-Written in Verilog frequency counter, using 8-bit LED as the display, Quartus II 6.0 of the project file. To ensure easy to use, EPM240T chips. 66 of the resources used.
DIP-switches-and-LED-display
- 拨码开关管和LED显示，在CPLD开发板上实现拨码开关管和LED显示-DIP switches and LED display
led
- 数码管显示程序，基于EM570，用于CPLD程序设计。-CPLD for LED
LED
- 流水灯设计原则以及源代码的编写,主要在器件上实现CPLD-Flowing water light design principle and the writing of the source code, mainly for the CPLD device
LED
- DSP的SPI工作原理DSP，CPLD，74HC595（串入并出的移位器），共阳数码管。SPIMOSI和 SPICLK直接从DSPJIE接到了74HC595的SER和SRCLK，作为数据和时钟信 号的输入，SPICS由CPLD引出来控制74HC595的选通。-DSP SPI works DSP, the CPLD, 74HC595 (string in and out of the shifter), Yang digital tube. The SPICLK SPIMOSI and d
LED-1602
- 1602字符液晶的使用 数据线和12864共用在一起的,都是从CPLD引出来的,控制信号RS和E两个信号线全部都是由CPLD引出的.因此在CPLD中将会定义一他们各自的地址-1602 character the use of the LCD data lines and 12864 shared together, from the CPLD leads to the control signal RS and E the two signal lines are all the leads f
10.LED
- 采用并行控制、动态显示方式：TMS320F28335 DSP数据线控制显示数据，通过74HC374对数据进行锁存；数码管公共端由另一片74HC374输出作为片选，分时控制数码管，达到动态显示的目的。74HC374控制信号由CPLD（xc95144xl）和GAL（一个PLD芯片）译码输出。并通过头文件（xdata.h）和修改CMD文件定义各个74HC374的地址为一个结构体，其中，“*Ex_smgc = (Uint16 *)0x206000 ”的高4位对应于4个数码管使能的锁存器地址。 “*E
EDA-Cont-LED-201006
- FPGA-CPLD实习计数器7段数码管控制接口设计与LED显示控制，FPGA译码-FPGA-CPLD internship counter 7-segment LED control interface design and LED display control, FPGA decoder
led
- 利用计数器设计延时函数，通过四个led灯的闪烁，可以直观观察延时时长，fpga器件cyclone iv LCMXO2-1200HC-4TG144CR1,在demo板上作简路图(Using the counter to design the delay function, through the flashing of four LED lights, we can observe the delay time directly, FPGA device cyclone IV LCMXO2-12